通孔刻蚀方法、集成电路制造方法和集成电路

摘要

本发明提供了一种通孔刻蚀方法、集成电路制造方法和集成电路。根据本发明的通孔刻蚀方法包括：二氧化硅薄膜沉积步骤，用于沉积一层二氧化硅薄膜；第一氮化硅薄膜沉积步骤，用于在沉积了所述碳化硅薄膜之后沉积一层第一氮化硅薄膜；第一氮化硅薄膜部分去除步骤，用于利用二氧化硅作为刻蚀停止层刻蚀PMOS器件区域的第一氮化硅薄膜；碳化硅薄膜沉积步骤，用于沉积碳化硅薄膜；第二氮化硅薄膜沉积步骤，用于沉积一层第二氮化硅薄膜；以及第二氮化硅薄膜部分去除步骤，用于利用干刻的方法去除NMOS区域的第二氮化硅薄膜。

说明书

技术领域

本发明涉及半导体制备技术领域，更确切的说，本发明涉及一种通孔刻蚀 方法、采用了该通孔刻蚀方法的集成电路制造方法以及根据该集成电路制造方 法制成的集成电路。

背景技术

随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋 势，应力工程在半导体工艺和半导体器件性能方面所起的作用越来越明显，应 力工程广泛适应于改进晶体管载流子迁移率的半导体器件上，尤其在一些特殊 的芯片类型上，如互补金属氧化物半导体(CMOS，Complementary  Metal-Oxide-Semiconductor)器件。

通常，在CMOS器件的复杂制备工艺流程中存在各种各样的应力，由于器件 尺寸的逐步缩小，而最终留在器件沟道区中的应力对器件的性能有着较大的影 响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子(即 电子和空穴)迁移率有着不同的影响作用。例如，在CMOS器件沟道方向上张应 力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益。

通孔刻蚀停止层(Contact-Etch-Stop-Layer，即CESL)应力工程，是在通 孔刻蚀停止层薄膜沉积过程中，通过调整沉积条件，在薄膜内部加入应力(可 以是压应力，也可以是张应力)，该应力传导到CMOS器件沟道中，可以对载流 子的迁移率产生影响。例如对于NMOS器件(如图1所示)，当沉积通孔刻蚀停 止层ST薄膜时，通过调整沉积条件，在薄膜内部产生压应力，该应力传导到NMOS 器件沟道中，对沟道形成张应力，由于沟道方向上的张应力有助于提高NMOS器 件的电子迁移率，所以内部保持压应力的通孔刻蚀停止层ST，对提高NMOS器件 的电子迁移率有益。

由于沟道中的应力会对NMOS和PMOS造成不同的影响，例如，在CMOS器件 沟道方向上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益。 所以在利用单一通孔刻蚀停止层的应力工程改善一种器件(比如NMOS)的性能 的同时，总是要牺牲另一种器件(比如PMOS)的性能。

为了改进这种负面的影响，可以采用双重通孔刻蚀停止层工艺。双重通孔 刻蚀停止层工艺的流程如图2至图5所示。首先沉积第一层二氧化硅薄膜10(第 一二氧化硅薄膜10)，作为去除通孔刻蚀停止层的保护薄膜，接着沉积一层可以 在沟道中形成张应力的第一氮化硅薄膜20作为通孔刻蚀停止层(如图2)，这对 NMOS器件的电子迁移率有提高作用，但对PMOS器件的空穴迁移率有降低作用。 接着采用干刻的方法去除PMOS器件区域的氮化硅薄膜20。干刻会在刻蚀到第一 二氧化硅保护薄膜的时候停止(如图3)。之后再沉积第二层二氧化硅保护薄膜 (第二二氧化硅薄膜11)，以便在之后的干刻过程中对NMOS区域的第一氮化硅 薄膜20进行保护，接下来是沉积一层可以在沟道中形成压应力的第二氮化硅薄 膜22(如图4)，这有利于提高PMOS器件的空穴迁移率，但会降低NMOS器件的 电子迁移率。最后，利用干刻的方法移除NMOS区域的第二氮化硅薄膜22(如图 5)。最终形成的器件结构中，NMOS沟道中形成张应力，PMOS沟道中形成压应力。 双重通孔刻蚀停止层应力工程，即能够提高NMOS器件中的电子迁移率，又能够 提高PMOS器件中的空穴迁移率。

在双重通孔刻蚀停止层工艺中，在两种应力的(压应力和张应力)刻蚀停 止层的交叠部分会带来后续通孔刻蚀工艺中的问题，如图7和图8所描述。图7 中，已经完成双重通孔刻蚀停止层工艺，后续的层间绝缘介质30(一般采用磷 硅玻璃，即PSG)沉积和化学机械抛光也已完成。两种不同应力的氮化硅薄膜(第 一氮化硅薄膜20和第二氮化硅薄膜22)在一浅沟槽之上的多晶硅40上方有交 叠。接下来会进行通孔刻蚀工艺。如图8所示，通孔A落在有源区，通孔B落 在氮化硅薄膜(第一氮化硅薄膜20和第二氮化硅薄膜22)的交叠区域。

对于通孔A的刻蚀，首先第一步，采用高层间绝缘介质/氮化硅选择比的刻 蚀方法，通孔会首先停在第一氮化硅薄膜20(通孔刻蚀停止层)之上，然后进 行第二步，采用高氮化硅/二氧化硅选择比的刻蚀方法刻穿第一氮化硅薄膜20， 并停在二氧化硅保护薄膜之上，最后第三步，采用高二氧化硅/硅选择比的刻蚀 方法把通孔完全打开，并停在有源区硅和多晶硅40上，完成通孔刻蚀。

但是，对于通孔B，由于其位于两种不同应力氮化硅薄膜(第一氮化硅薄膜 20和第二氮化硅薄膜22)的交叠区，在进行第二步通孔刻蚀工艺后，通孔只会 停在交叠区第二二氧化硅保护薄膜11之上，这会造成第三步刻蚀无法完全刻穿 第一氮化硅薄膜20，最终通孔B无法完全打开。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种实 现普通区域和交叠区域通孔都能够完全打开的通孔刻蚀方法、采用了该通孔刻 蚀方法的集成电路制造方法以及根据该集成电路制造方法制成的集成电路。

根据本发明的第一方面，提供了一种通孔刻蚀方法，其包括：二氧化硅薄 膜沉积步骤，用于沉积一层二氧化硅薄膜；第一氮化硅薄膜沉积步骤，用于在 沉积了所述二氧化硅薄膜之后沉积一层第一氮化硅薄膜；第一氮化硅薄膜部分 去除步骤，用于利用二氧化硅作为刻蚀停止层刻蚀PMOS器件区域的第一氮化硅 薄膜；碳化硅薄膜沉积步骤，用于沉积碳化硅薄膜；第二氮化硅薄膜沉积步骤， 用于沉积一层第二氮化硅薄膜；第二氮化硅薄膜部分去除步骤，用于利用干刻 的方法去除NMOS器件区域的第二氮化硅薄膜。

优选地，所述通孔刻蚀方法进一步包括：第一刻蚀步骤，用于利用二氧化 硅/氮化硅选择比进行刻蚀，以使得NMOS器件区域的通孔停在所述碳化硅薄膜 之上，位于NMOS器件和PMOS器件的交叠区域的通孔停在第二氮化硅薄膜之上， 位于PMOS器件区域的通孔停在第二氮化硅薄膜之上。

优选地，所述通孔刻蚀方法进一步包括：第二刻蚀步骤，用于利用氮化硅/ 碳化硅选择比进行刻蚀，以使得位于NMOS器件区域的通孔仍然停在碳化硅薄膜 之上，位于NMOS器件和PMOS器件的交叠区域的通孔刻穿第二氮化硅薄膜并停 在碳化硅薄膜之上，位于PMOS器件区域的通孔刻穿第二氮化硅薄膜并停在碳化 硅保护薄膜之上。

优选地，所述通孔刻蚀方法进一步包括：第三刻蚀步骤，用于利用碳化硅/ 二氧化硅选择比进行刻蚀，以刻穿通孔位置处的碳化硅保护薄膜，使得位于NMOS 器件区域的通孔停在第一氮化硅薄膜之上，位于NMOS器件和PMOS器件的交叠 区域的通孔停在第一氮化硅薄膜，位于PMOS器件区域的通孔会停在二氧化硅薄 膜之上。

优选地，所述通孔刻蚀方法进一步包括：第四刻蚀步骤，用于利用氮化硅/ 二氧化硅选择比进行刻蚀，以使得位于NMOS器件区域的通孔刻穿第一氮化硅薄 膜并停在二氧化硅薄膜之上，位于NMOS器件和PMOS器件的交叠区域的通孔刻 穿第一氮化硅薄膜并停在二氧化硅薄膜之上，位于PMOS器件区域的通孔仍然停 在二氧化硅薄膜之上。

优选地，所述通孔刻蚀方法进一步包括：第五刻蚀步骤，用于利用二氧化 硅/硅选择比进行刻蚀，以刻穿所有通孔位置处的二氧化硅薄膜，使得所有通孔 停在多晶硅栅或有源区硅之上，完成通孔刻蚀。

优选地，所述通孔刻蚀方法用于45nm以下双重通孔刻蚀工艺。

通过采用根据本发明第一方面所述的通孔刻蚀方法，可使用碳化硅保护薄 膜替代原先工艺中的第二层二氧化硅保护薄膜，实现普通区域和交叠区域通孔 都能够完全打开。

根据本发明的第二方面，提供了一种集成电路制造方法，其特征在于采用 了根据本发明第一方面所述的通孔刻蚀方法。

根据本发明第三方面，提供了一种采用根据本发明的第二方面所述的集成 电路制造方法制成的集成电路。

由于采用了根据本发明第一方面所述的通孔刻蚀方法，因此，本领域技术 人员可以理解的是，根据本发明第二方面的集成电路制造方法以及根据本发明 第三方面的集成电路同样能够实现根据本发明的第一方面的通孔刻蚀方法所能 实现的有益技术效果。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整 的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了利用通孔刻蚀停止层的应力工程提高NMOS器件电子迁 移率的示意图。

图2至图5示意性地示出了根据现有技术的双重通孔刻蚀停止层工艺的流 程图。

图6至图7示意性地示出了现有技术中存在的双重通孔刻蚀停止层工艺中 位于刻蚀停止层交叠部分的通孔无法完全打开问题。

图8至图10示意性地示出了根据本发明实施例的根据本发明实施例的通孔 刻蚀方法。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构 的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或 者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发 明的内容进行详细描述。

首先，使用碳化硅保护薄膜替代原先工艺中的第二层二氧化硅保护薄膜， 如图8所示。

具体地说，首先沉积一层二氧化硅薄膜12，作为去除通孔刻蚀停止层的保 护薄膜。

接着，沉积一层可以在沟道中形成张应力的第一氮化硅薄膜20作为通孔刻 蚀停止层(如图2)，这对提高NMOS器件的电子迁移率有提高作用，但对PMOS 器件的空穴迁移率有降低作用。

接着，采用干刻的方法去除PMOS器件区域的氮化硅薄膜20。干刻会在刻蚀 到第一层二氧化硅保护薄膜的时候停止(如图3)。

之后，再沉积碳化硅保护薄膜(即，碳化硅薄膜50)，以便在之后的干刻过 程中对NMOS区域的第一氮化硅薄膜20进行保护。

接下来，沉积一层可以在沟道中形成压应力的第二氮化硅薄膜22，这有利 于提高PMOS器件的空穴迁移率，但对NMOS器件的电子迁移率有降低作用。

最后，利用干刻的方法移除NMOS区域的第二氮化硅薄膜22(如图5)。

其中，与现有技术不同的是，碳化硅薄膜50代替二氧化硅薄膜12。

在得到图8所示的结构之后，随后采用如下刻蚀步骤对通孔进行刻蚀：

第一步，采用高层间绝缘介质/氮化硅选择比(即高二氧化硅/氮化硅选择 比)的刻蚀方法进行刻蚀，此时位于普通区域NMOS器件区域的通孔会首先停在 碳化硅保护薄膜(碳化硅薄膜50)之上，位于NMOS器件和PMOS器件的交叠区 域的通孔会停在上层氮化硅薄膜(产生压应力的第二氮化硅薄膜22)之上，位 于普通区域PMOS器件区域的通孔会停在上层氮化硅薄膜(产生压应力的第二氮 化硅薄膜22)之上。

第二步，采用高氮化硅/碳化硅选择比的刻蚀方法刻穿氮化硅薄膜，此时位 于普通区域NMOS器件区域的通孔仍然停在碳化硅保护薄膜(碳化硅薄膜50)之 上，位于NMOS器件和PMOS器件的交叠区域的通孔会刻穿上层氮化硅薄膜(第 二氮化硅薄膜22)并停在碳化硅保护薄膜(碳化硅薄膜50)之上，位于普通区 域PMOS器件区域的通孔会刻穿上层氮化硅薄膜(第二氮化硅薄膜22)并停在碳 化硅保护薄膜之上。

第三步，采用高碳化硅/二氧化硅选择比的刻蚀方法刻穿通孔的碳化硅保护 薄膜，刻蚀后的截面如图9所示，此时位于普通区域NMOS器件区域的通孔会停 在下层氮化硅薄膜(产生张应力的第一氮化硅薄膜20)之上(图9中通孔C)， 位于NMOS器件和PMOS器件的交叠区域的通孔会停在下层氮化硅薄膜(产生张 应力的第一氮化硅薄膜20)之上(图9中通孔D)，位于普通区域PMOS器件区 域的通孔会停在第一层二氧化硅保护薄膜(二氧化硅薄膜12)之上(图中未示 出)。

第四步，采用高氮化硅/二氧化硅选择比的刻蚀方法刻穿位于NMOS器件和 PMOS器件的交叠区域的通孔的下层氮化硅薄膜(第一氮化硅薄膜20)，此时位 于普通区域NMOS器件区域的通孔、位于NMOS器件和PMOS器件的交叠区域的通 孔、位于普通区域PMOS器件区域的通孔都会停在第一层二氧化硅保护薄膜(二 氧化硅薄膜12)之上。即，位于NMOS器件区域的通孔刻穿第一氮化硅薄膜并停 在二氧化硅薄膜之上，位于NMOS器件和PMOS器件的交叠区域的通孔刻穿第一 氮化硅薄膜并停在二氧化硅薄膜之上，位于PMOS器件区域的通孔仍然停在二氧 化硅薄膜之上。

第五步，采用二氧化硅/硅选择比的刻蚀方法把通孔完全打开(即刻穿所有 通孔位置处的二氧化硅薄膜)，并停在多晶硅和有源区硅上，完成通孔刻蚀。(如 图10所示)。

如图10所示，位于交叠区的通孔和位于普通区域的通孔进行刻蚀都已被完 全打开。

由此，使用碳化硅保护薄膜替代原先工艺中的第二层二氧化硅保护薄膜， 实现普通区域和交叠区域通孔都能够完全打开。因此，解决了双重通孔刻蚀停 止层工艺中，当通孔落在两种应力的刻蚀停止层的交叠部分时，无法完全打开 的问题。使用碳化硅保护薄膜替代原先工艺中的第二层二氧化硅保护薄膜，采 用高二氧化硅/氮化硅选择比、高碳化硅/二氧化硅选择比、高氮化硅/二氧化硅 选择比的刻蚀方法，对通孔进行刻蚀，达到普通区域和交叠区域的通孔都能够 完美打开的目的。

例如，优选地，在45nm双重通孔刻蚀停止层工艺过程中，可应用本方法实 现打开所有通孔的目的。

需要说明的是，例如，虽然以形成有浅沟槽隔离STI的半导体结构示出本 发明的原理，但是本发明并不限于此，而是可以在不形成有浅沟槽隔离STI的 半导体结构上执行本发明的方法。

在本发明的另一实施例中，本发明还提供了采用了上述通孔刻蚀方法的集 成电路制造方法以及根据该集成电路制造方法。

在本发明的另一实施例中，本发明还提供了一种由该集成电路制造方法制 成的集成电路，例如该集成电路包括MOS器件或者CMOS器件。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并 非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技 术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多 可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发 明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、 等同变化及修饰，均仍属于本发明技术方案保护的范围内。