垂直电流受控绝缘体上硅(SOI)器件及其形成方法

摘要

本发明公开了一种绝缘体上硅(SOI)集成电路(IC)芯片，其具有诸如垂直可控硅整流器(SCR)、垂直双极晶体管、垂直电容器、电阻器和/或垂直夹止电阻器等的器件，以及制造所述器件的方法。这些器件形成在籽晶孔中，该籽晶孔穿过SOI表面层和绝缘体层而到达衬底。穿过籽晶孔在衬底中形成掩埋扩散区(例如，N型)。掺杂的外延层被形成在该掩埋扩散区上并包括多个掺杂层，例如，P型层和N型层。多晶硅(例如，P型)被形成在该掺杂的外延层上。在接触衬里中形成到该掩埋扩散区的接触。

说明书

技术领域

一般而言，本发明涉及电流受控器件，更具体地，涉及电流受控绝缘体上硅(SOI)器件，其适于用作CMOS集成电路(IC)的静电放电(ESD)保护器件。

背景技术

采用互补绝缘栅极场效晶体管(FET)技术所制造的集成电路(IC)芯片，通常称为CMOS，其对于静电放电(ESD)非常敏感。一次ESD事件会损坏电路FET，从而出现典型的CMOS IC失效。电荷可累积在栅极导体的表面上，例如，产生击穿氧化物电场，其中，在ESD事件中所经历的大电流将损坏各器件。因此，在加工和处理这样的精密半导体器件期间，尤其是对于本领域内最新的超薄氧化物CMOS技术来说，ESD是可靠性的关注重点。

通常，在完成制造之后，IC芯片被封装到陶瓷或塑料封装内，该封装具有连接至封装引脚和芯片输入/输出(I/O)衬垫的引线。结果，连接至I/O衬垫的浮置栅极仍然特别容易受到ESD损坏。为缓解这一ESD问题，IC芯片通常在芯片衬垫处具有ESD保护器件。ESD保护器件将破坏性的大电流分流，使其不会流经所连接的器件。

历史上，较老的体FET芯片依靠可控硅整流器(SCR)提供足够的ESD保护。典型的SCR保护器件作为高效能、高电流的钳位器(clamp)，其可以在低导通或钳位电压下和短响应时间内将ESD电流导离易损坏的器件。不幸地，一种被称为闩锁效应(latch-up)的现象是传统体CMOS技术中的常见设计问题。当在体衬底上将PFET及NFET设置得过于接近，从而由于该设置而形成寄生水平SCR时，即会产生闩锁效应。噪声可以使该水平SCR导通，其会将FET反向偏置电压钳位在一起，且通常会损坏该芯片。消除闩锁效应(并降低器件电容以获得较佳的性能)是将CMOS移植到绝缘体上硅(SOI)上的主要动机。

基本上，通过移植到SOI来消除固有SCR，显著增加了提供适宜的ESD保护器件的难度。体CMOS SCR设计在SOI中不能发挥很好的效用，这是因为根据该技术的特性，SOI表面层上的器件N型和P型特征结构完全相互隔离。因此，在SOI中设计常规SCR结构需要大范围的宝贵芯片有效区域。

所以，需要例如用于SOI CMOS芯片的超薄氧化物技术的相对小的ESD保护器件，特别是需要占用非常少的芯片有源区域的SCR的器件。

发明内容

因此，本发明的目的在于保护集成电路(IC)不受静电放电(ESD)影响。

本发明的另一目的在于保护IC不受ESD影响，且同时将这种保护所导致的空间损失降至最低。

本发明的另一目的在于将ESD保护器件所占用的IC空间降至最低。

本发明的另一目的在于保护SOI CMOS IC不受ESD影响，同时将ESD保护器件所占用的IC空间降至最低。

本发明的另一目的在于提供占用最少IC空间的无源电路部件。

本发明涉及绝缘体上硅(SOI)集成电路(IC)芯片，其具有诸如垂直可控硅整流器(SCR)、垂直双极晶体管、垂直电容器、电阻器和/或垂直夹止电阻器(pinch resistor)等等的器件，以及制造所述器件(多个)的方法。这些器件形成在籽晶孔中，该籽晶孔穿过SOI表面层和绝缘体层而到达衬底。穿过籽晶孔在衬底中形成掩埋扩散区(例如，N型)。掺杂的外延层被形成在该掩埋扩散区上并包括多个掺杂层，例如，P型层和N型层。多晶硅(例如，P型)被形成在该掺杂的外延层上。在接触衬里中形成到该掩埋扩散区的接触。

附图说明

通过对本发明的优选实施例所做的详尽描述并参考附图，将更好地了解上述和其它目的、方面以及优点，在这些附图中：

图1示出根据本发明的优选实施例，在绝缘体上硅(SOI)芯片中形成垂直可控硅整流器(SCR)的方法的实例。

图2A-F示出形成优选的垂直SCR的截面实例。

图3A示出该优选的垂直SCR的示意实例。

图3B示出该优选的垂直SCR的典型电路应用。

图4A-B示出该优选的垂直SCR的变化形式。

图5A-B示出根据本发明的优选实施例形成的垂直双极晶体管。

图6示出根据本发明的优选实施例形成的垂直去耦电容器的截面图。

图7示出水平电阻器的实例，其形成方式基本上等同于形成优选的垂直SCR。

图8示出垂直夹止电阻器的实例，其形成方式基本上等同于形成优选的垂直SCR。

具体实施方式

现在参考这些附图，图1示出根据本发明的优选实施例，在绝缘体上硅(SOI)芯片中形成垂直可控硅整流器(SCR)的方法100的实例。尽管本文针对单一SCR示出(即，一对背对背的双极性晶体管、NPN和PNP，或者采用PNPN结构的串联的二极管)，但应理解，当用于静电放电(ESD)保护时，例如，典型的芯片在每一个芯片衬垫处或者至少在每一个芯片输入/输出(I/O)衬垫处包括ESD保护SCR。因此，每一个芯片可包括数百个甚至上千个或者更多的这种SCR。此外，每一个半导体产品为多个被等同地同时形成在半导体晶片(例如，SOI晶片)上的这样的芯片中的一个。

所以，在步骤104中，SCR位置的限定与器件岛限定一致。在步骤106，在每一个SCR位置(例如，N型扩散区)中形成掩埋次集电极(sub-collector)。在步骤108，在每一个掩埋的次集电极上外延地生长原位掺杂硅(在此实例中为P-掺杂)，而形成第一结。在步骤110中，该外延生长的硅(epi)被掺杂(在此实例中为N-掺杂)至选择的深度，以形成第二结。在步骤112中，由形成在该外延生长的硅上的多晶硅盖(cap)(在此实例中为P-掺杂)形成该第三SCR结。在步骤114中，形成连接至该掩埋次集电极的接触。在步骤116中，完成芯片器件的形成，其同样在这些剩余的SCR电极的每一个上形成接触。最后，在步骤118中，使用典型的后段制程(BEOL)处理步骤，将器件连接为电路和连接到片外衬垫，并由优选的SCR来保护。

图2A-F参考图1的实例中的步骤，示出根据本发明的优选实施例形成垂直SCR的截面实例。在图2A中，在步骤102开始利用SOI晶片120形成SCR，该晶片120包括体半导体(例如，硅)衬底122，其支撑介电层124(例如，掩埋氧化物(BOX))及硅表面层126。优选地，该SOI晶片120是混合平面定向(HOT)SOI晶片(A[l]SOI)，且形成SCR基本上与在该硅表面层或有源层126上形成电路器件(即场效应晶体管(FET))一致。在典型的标准HOT半导体晶片处理之后，硅表面层126在步骤104中被构图，例如，使用典型的光刻掩蔽和蚀刻以在硅表面层126中蚀刻岛128。同时地，开口穿过BOX层124并到达下方的硅衬底122的SCR籽晶孔130。

接下来，利用沟道设计掺杂剂(channel tailoring dopant)来掺杂这些岛128，并同时地，如2B图中所示，在步骤106中，在籽晶孔130中形成掩埋次集电极区域132，例如，采用有角度地注入到衬底122的暴露表面中。所以，对于P型衬底122，在籽晶孔130中的暴露的区域掺杂有N+型掺杂剂杂质以形成掩埋N+扩散区132。这些掺杂剂朝垂直和水平方向扩散，以便在表面层(即，岛128)之下围绕籽晶孔130的周边延伸。优选地，使用七千电子伏特(7keV)的注入能量，并以7.5E14的密度来注入磷，并选择角度以确保到半导体衬底122的表面的低电阻掩埋注入接触。可选地，在成角度的注入之后，激光退火暴露的衬底表面134以获得改善的掺杂剂激活。

去除掺杂剂限定光致抗蚀剂，且如图2C中所示，在步骤108中，在掩埋次集电极上外延生长P型硅136以填充籽晶孔。优选地，外延生长的硅136被原位P掺杂或者被与P阱限定相一致地掺杂，例如，在70keV以1.2E13的密度注入BF₂。另外，可以使用平坦化或者其它适当的光掩模步骤，来处理在表面层的籽晶孔外部的任何epi生长。该P-epi 136形成了与每一个掩埋次集电极132的第一结。例如，使用适当的化学机械抛光(CMP)来平坦化该晶片。例如，使用标准浅沟槽隔离(STI)138，将P-epi 136与表面层岛128隔离，如图2D中所示。因此，例如，在岛128与籽晶孔130之间的边界上形成开口138，且开口138水平延伸至掩埋次集电极132的周边，并优选不超过该周边。到P-epi电极的外部接触也同样由内部STI140限定。接下来，与P型FET(PFET)沟道设计一致地，在步骤110中，用N型掺杂剂来逆掺杂/注入P-epi的表面，形成表面N型主体层142和作为结果的第二结。优选地，表面N型主体层142的厚度为70-90纳米(nm)。

在步骤112中，形成最终的SCR结，如图2E所示，其与器件栅极的形成一致。因此，通过在晶片表面上选择性地形成栅极氧化物(未示出)来开始器件栅极形成过程。优选地，例如，在使用典型的光刻蚀刻掩模来形成栅极氧化层之后，掩蔽表面层，而上epi的表面保持暴露。接着，例如使用适当的湿法蚀刻，从epi去除栅极氧化物。在晶片上沉积多晶硅层，从而使其位于暴露的epi表面上，并构图(例如，光刻)。构图多晶硅层限定了FET栅极和在每一个SCR 148上的上(多晶硅)电极144，即，与epi表面直接接触。接下来，以典型的源极/漏极注入继续FET限定。优选地，在表面层中注入第一N型掺杂剂，用于形成N型FET(NFET)的N+源极/漏极扩散区和SCR接触扩散区150；接下来，例如，使用典型的掩模和注入步骤，注入P型掺杂剂，其用于P型FET(PFET)的P+源极/漏极扩散区和SCR接触扩散区152。因此，在此实例中，表面多晶硅层形成第三结的P型多晶硅，且优选地为P+掺杂多晶硅，例如，在70keV以1.2E13的密度掺杂BF₂。尽管在本文中未具体示出，但FET被形成在表面层岛128中。一旦形成了源极/漏极和SCR接触扩散区150、152，则在源极/漏极和SCR接触扩散区150、152上形成自对准硅化物154。

在已经完成FET限定之后，则完成了以结构144、142、136、132的PNPN限定SCR 148。因此，在步骤114中，如图2F所示，形成到SCR掩埋次集电极132的接触156，并分别形成到接触扩散区150、152的接触158、160。对于每一个SCR 148而言，该掩埋次集电极接触156可以为围绕SCR 148的单环、单接触，或者围绕SCR周边分布的一系列适宜定位的接触。优选地，孔被开口穿过STI区域(图2E中的138)、穿过下伏的BOX层，并到达掩埋次集电极132，且该孔衬有绝缘衬里162(例如，氧化硅)。接着，使用例如金属或N型多晶硅的导电材料填充在绝缘衬里162内的区域。例如，通过将导电材料(例如，金属或N型多晶硅)层沉积至构图的(例如接触过孔)层，并构图/平坦化该导电材料层，来完成掩埋次集电极接触156以及其余的接触158、160。然而，优选地，接触158、160和掩埋次集电极接触156的上部被形成为布线层的一部分。在形成掩埋次集电极接触156和接触158、160之后，使用典型的集成电路(IC)互连形成步骤，例如，在步骤116中，在多晶硅电极(包括SCR电极)上形成硅化物，以及在步骤118中，经由典型的BEOL处理形成典型的电极接触和布线金属化，以将器件连接为芯片电路或连接到芯片外衬垫。

应理解，尽管上面的描述与在P型衬底中的N型掩埋次集电极和P型多晶硅顶电极相关，但如本技术领域所公知的，还可以相似地通过选择适宜的掺杂剂和适宜的掺杂剂浓度，以N型衬底中的P型掩埋次集电极和N型多晶硅顶电极来形成优选的SCR。此外，应理解，为了简化对形成优选的SCR的描述，已经省略了对典型的中间半导体处理步骤的引用，例如适宜的快速热退火(RTA)。应理解，通常在适当和必要时，将包括这样的典型半导体处理步骤。

图3A示出图2F中的SCR 148的示意性实例，其中相同的特征结构被相同地标示，参照图2E图和图2F的优选SCR 148，图3B示出了典型的电路应用。在图3A及图3B的实例中，SCR 148(其也可表示为一对串联的二极管)被表示为背靠背晶体管，即PNP晶体管170和NPN晶体管172。电阻器174、176为扩散区(例如，150、152)的本征(intrinsic)电阻。因此，在图3B的电路实例中，掩埋次集电极接触156和P+扩散区接触160被连接至地(ground)。受保护的电路178被连接至在P型多晶硅144处的输入/输出(I/O)衬垫180。该N+扩散区接触158被连接至电源V_DD。通常，随着I/O电压在VDD与地之间摆动，在两个各自的基极至发射极结均低于导通电压时，晶体管170、172均为断开。

但是，如果在I/O 180处发生高于V_DD的足够大的尖峰电压，例如～V_DD+0.7伏特，则晶体管170导通，且跨电阻器176产生电压。当跨越电阻器176的电压超出基极至发射极导通电压(例如～0.7伏特)时，则晶体管172导通，也开始传导电流，其跨电阻器174产生电压。当跨电阻器174的电压超出基极至发射极导通电压时，晶体管170、172均被偏置为导通，即，SCR 148导通，且尝试钳位该I/O衬垫180，并相应地将到受保护电路178的输入接通至地。SCR 148在以下情况下截止(turn-off)：I/O衬垫180处的电压降低，且足以使跨电阻器176的电压低于基极至发射极导通电压，其使晶体管172截止；晶体管172的截止会降低跨电阻器174的电压，其会使晶体管170和SCR 148截止。

图4A-B示出图2A-F的具体实施例的SCR变化形式，每一个SCR被基本上相同地形成，并相同地标示类似的部件。在图4A的实例中，在形成SCR接触扩散区152′之前，SCR 148′具有在P-epi 136中形成的P阱190，其降低了本征基极电阻和晶体管增益。在图4B的实例中，除了这些P阱190外，掩埋次集电极接触156′为分层多晶硅，并具有下N+掺杂层192(优选地，以5-7×10¹⁹的掺杂剂水平掺杂)，以及掺杂的N-多晶硅(例如10¹⁸)平衡层194。

图5A-B示出双极晶体管200、210的实例，其形成基本上与形成图2A-F中所示的SCR相同，且类似特征结构被相同地标示。在图5A的实例中，不是形成P-epi，而是在掩埋次集电极132上形成N-epi 142′。在N-epi表面中形成有薄(例如，40纳米)P-基极层202，且在该P-基极层202上形成有N+掺杂的多晶硅发射极144′。基本与前文所述相同，形成外部基极扩散区150′及接触158′，且优选地，与图2E及图F的SCR P+epi扩散区152和接触160一致。在图5B的实例中，相似地，不是形成P-epi，而是在该掩埋次集电极132上形成N-epi 142′。但是，在此实例中，在该N-epi表面中形成较厚(例如，90纳米)的P型基极层212，且在该薄P型层212上形成N+掺杂扩散发射极214，其具有外部基极扩散区150′。类似地，基本与前文所述相同，形成发射极接触214与基极接触158′，且优选地，与图2E及图F中的SCR N+扩散区150、P+epi扩散区152及接触158、160一致。

图6A-B分别示出垂直解耦电容器220及垂直电阻器230的实例，其形成与图5A的双极晶体管200的形成相同，且类似特征结构被相同地标示。在此实例中，在形成N-epi 142′后，不是剥除该栅极氧化层，而是形成栅极氧化层或介电层，且在该介电层上形成N+多晶硅板224。可选地，为获得较高电容，该介电层可例如由高K电介质形成。对于图6B中的垂直电阻器230实例，在正常PFET主体限定期间，用N型掺杂剂将epi掺杂到正常PFET主体掺杂剂水平。因此，在NFET源极/漏极注入期间，该表面被注入及扩散，以形成具有与SCR N+扩散区150一致的N+扩散区150′，且在该N+扩散区150′上形成接触160′，其与图2E及图F中的接触160一致。

图7示出水平电阻器240的实例，其形成基本上与形成图4A图的SCR148′相同，并以相同地标记类似的特征结构。SCR 148′具体实施例与本实例中的电阻器240的间的主要区别是，不是在每一层132、136及142处有到扩散区132、150、152′的共同接触，而是接触端子242L、244L、246L与接触端子242R、244R、246R分离，且在每一层132、136、142上形成有电阻器。典型地，在掩埋层132、P型外延硅层136和N表面层142中所产生的电阻取决于用于这些相应层的正常的依赖工艺的掺杂剂水平，且可以有选择地变化以用于具有适当掺杂剂变化形式的特定应用。可通过选择性的并联电阻层，即通过将接触端子242L/242R、244L/244R及246L/246R对连接在一起，来设计器件电阻。未使用的层通常被连接，以反向偏置各自的层132、136、142，即VDD、地和VDD。

图8示出垂直夹止电阻器250的实例，其形成基本上与形成图4A的SCR 148′相同，并相同地标示类似的特征结构。在该实施例中，N型-pi 142″生长在掩埋扩散区132上。P阱252形成在该N型epi 142″的任一端，且NFET主体掺杂区域254被形成P阱252之间，例如通过以NFET主体设计掺杂剂来掺杂N-epi 142″而形成。P+扩散区150′形成于这些P阱252中，N+扩散区256被形成在NFET主体掺杂区域254中，例如，在典型的源极/漏极扩散区形成步骤期间形成。将接触258形成到N+扩散区256，其与形成接触158一致。通过将正(电阻器端子162、258的任一个或两个)电压施加至P扩散区接触158，则可以调节这些掩埋层接触162与接触258之间的电阻。

有利地，根据本发明形成的SCR为在标准SOI中形成的用于保护SOICMOS电路的高性能垂直SCR。由于不是形成在单一SOI表面层上，优选的SCR是垂直的，所以它们占用相对较少的芯片空间，并可以提供SOICMOS在之前不可以得到的ESD保护级别。类似地，相对于SOI CMOS之前可以获得的器件，垂直双极性晶体管、垂直电容器和电阻器、以及水平电阻器也占用了很少的芯片空间。

尽管已经针对优选实施例描述了本发明，但本领域普通技术人员将认识到本发明可用属于所附权利要求的精神及范围内的各种变形来实践。所有这样的变形和修改均落入所附权利要求的范围。因此，实例和附图被看作是说明性的而非限制性的。

下列条款概括了上述技术构思。

1.一种方法，包括：

提供半导体衬底，其包括形成在所述衬底上的绝缘层以及形成在所述绝缘层上的有源层；

形成开口，其穿过所述有源层及所述绝缘层而到达所述衬底，所述开口将所述衬底的一部分暴露；

在所述衬底的所述暴露部分中形成掺杂区域；

以半导体层填充所述开口；以及

在所述半导体层中限定器件区域。

2.如项1所述的方法，其中上述的填充所述开口的步骤包括在所述掺杂区域上生长外延层。

3.如项2所述的方法，其中所述外延层掺杂有第二掺杂剂类型，且上述的限定所述器件区域的步骤包括以下步骤：

在所述外延层的上表面中形成第一掺杂剂类型层；以及

在所述上表面上形成第二掺杂剂类型层。

4.如项3所述的方法，其中在上述的在所述上表面中形成所述第一掺杂剂类型层的步骤之前，所述方法还包括在所述上表面中并穿过所述有源层而形成浅沟槽，所述第一掺杂剂类型层则形成在所述上表面的一部分中，且所述部分通过多个所述浅沟槽与所述上表面的剩余部分隔离。

5.如项4所述的方法，其中上述的限定所述器件区域的步骤还包括以下步骤：

在所述上表面中形成扩散区，第一掺杂剂类型扩散区邻近所述第二掺杂剂类型层而形成，第二掺杂剂类型扩散区则形成在所述剩余部分中；以及

形成到所述扩散区和所述掺杂区域的接触。

6.如项5所述的方法，其中所述掺杂区域延伸超出所述开口，去除所述有源层中位于所述掺杂区域上方的部分形成穿过所述有源层的所述外侧浅沟槽，穿过所述外侧浅沟槽形成接触衬里，且所述接触衬里延伸至所述掺杂区域，而到所述掺杂区域的所述接触则形成在所述接触衬里中。

7.如项6所述的方法，其中在绝缘体上硅芯片中，所述衬底为硅衬底，且所述有源层为硅表面层，所述第一掺杂剂类型为P型，所述第二掺杂剂类型为N型，位于所述上表面上的所述P型层为多晶硅层。

8.如项7所述的方法，其中在上述的形成所述扩散区的步骤之前，所述方法包括在所述剩余部分处的所述外延层中形成P阱，且在所述剩余部分处的P型扩散区被形成在所述P阱中。

9.如项8所述的方法，其中到所述掺杂区域的所述接触为分层掺杂的(layer-doped)多晶硅。

10.如项7所述的方法，其中垂直可控硅整流器(SCR)形成在所述外延层和所述掺杂区域中。

11.如项7所述的方法，其中水平电阻器形成在所述开口中，在所述开口的任一侧上到所述外延层及所述掺杂区域的接触则为所述水平电阻器的任一端的接触。

12.如项2所述的方法，其中所述外延层掺杂有所述第一掺杂剂类型，且上述的形成所述器件区域的步骤包括：

在所述掺杂的外延层上形成介电层；以及

在所述介电层上形成导电层，所述掺杂的外延层及所述导电层为垂直电容器的板。

13.如项12所述的方法，其中所述外延层被掺杂为第一掺杂剂类型的多个层，所述掺杂的外延层及所述导电层形成垂直电阻器。

14.如项13所述的方法，在上述的在所述外延层中掺杂所述多个层的步骤之前，所述方法还包括：

在所述有源层及所述外延层中形成浅沟槽，所述外延层的中心部分被掺杂为所述第一掺杂剂类型的所述多个层；以及

以第二掺杂剂类型的多个层来掺杂所述外延层的外侧部分，所述垂直电阻器为垂直夹止电阻器。

15.如项14所述的方法，其中所述第一掺杂剂类型为N型，且所述第二掺杂剂类型为P型，上述的在所述中心部分形成所述N型层的步骤包括在所述中心部分掺杂主体层，以及在所述主体层中形成N型扩散区；且上述的掺杂多个P型层的步骤包括在所述外侧部分中注入P阱，且在每一个所述P阱中形成P型扩散区。

16.如项2所述的方法，其中在所述外延层中形成双极晶体管，所述外延层掺杂有所述第一掺杂剂类型，且上述的限定所述器件区域的步骤包括以下步骤：

在所述外延层的上表面中形成第二掺杂剂类型基极层；以及

在所述上表面上形成第一掺杂剂类型发射极层。

17.一种用于形成集成电路芯片的方法，所述方法包括以下步骤：

a)提供绝缘体上硅(SOI)晶片；

b)开口籽晶孔，所述籽晶孔穿过所述SOI晶片的表面层而到达半导体衬底；

c)在每一个所述籽晶孔中的所述半导体衬底中形成掩埋扩散区；

d)在所述扩散区上形成外延层，所述外延层填充各个籽晶孔；以及

e)形成到所述掩埋扩散区和所述外延层中的每一个的接触，所述接触与由所述掩埋扩散区和所述外延层所形成的电路部件的相对的端接触。

18.如项17所述的方法，其中上述的开口所述籽晶孔的步骤(b)包括：

i)构图所述表面层；

ii)选择性地去除部分的经构图的所述表面层；以及

iii)去除由于上述的去除所述部分而暴露出的绝缘体，且暴露的所述绝缘体被去除直至所述半导体衬底。

19.如项18所述的方法，其中所述半导体衬底为P型硅，且在所述衬底中形成所述掩埋扩散区的步骤(c)包括以成角度的注入而使用N型掺杂剂来注入所述硅衬底的暴露表面。

20.如项19所述的方法，其中形成所述外延层的步骤(d)包括在所述掩埋扩散区上本征(intrinsically)生长掺杂的P型硅。

21.如项20所述的方法，其中形成所述外延层的步骤(d)还包括在所述外延层的上表面中形成穿过所述有源层的浅沟槽，且所述上表面的一部分通过所述浅沟槽而与所述上表面的剩余部分隔离。

22.如项21所述的方法，其中形成所述外延层的步骤(d)还包括以下步骤：

i)在所述部分中形成N型层；以及

ii)在所述N型层上形成P型层。

23.如项22所述的方法，其中在步骤(d)(1)中形成的所述P型层为多晶硅层，且形成接触的步骤(e)包括以下步骤：

i)邻近所述多晶硅层形成N型扩散区，且在所述剩余部分的表面中形成P型扩散区；以及

ii)形成到每一个扩散区的接触。

24.如项23所述的方法，其中上述的形成到所述掩埋扩散区的接触的步骤包括：形成穿过外侧浅沟槽而到达所述掩埋扩散区的接触衬里，以及在所述接触衬里中形成到所述掩埋扩散区的所述接触。

25.如项24所述的方法，其中在所述接触衬里中形成到所述掩埋扩散区的金属接触。

26.如项24所述的方法，其中在所述接触衬里中形成到所述掩埋扩散区的掺杂的多晶硅接触。

27.如项24所述的方法，其中在步骤(e)(i)之前，所述方法还包括在所述剩余部分处的所述外延层中形成P阱，所述P型扩散区被形成在所述P阱中。

28.如项27所述的方法，其中上述的形成到所述掩埋扩散区的所述接触的步骤包括：

在所述接触衬里中形成第一掺杂多晶硅层，所述第一掺杂多晶硅层被掺杂到第一掺杂剂浓度；以及

在所述第一掺杂多晶硅层上形成第二掺杂多晶硅层，所述第二掺杂多晶硅层被掺杂到第二掺杂剂浓度，且所述第二掺杂剂浓度低于所述第一掺杂剂浓度。

29.如项24所述的方法，其中至少一个所述电路部件为垂直可控硅整流器(SCR)。

30.如项24所述的方法，其中至少一个所述电路部件为水平电阻器，到所述扩散区和所述掩埋扩散区的接触被形成在所述开口的任一侧上，且所述接触为在所述水平电阻器的任一端的接触。

31.如项19所述的方法，其中所述掩埋扩散区和所述外延层掺杂有N型掺杂剂，所述电路部件为垂直电容器，且在形成所述接触的步骤(e)之前，所述方法包括：

e1)在所述掺杂的外延层上形成介电层；以及

e2)在所述介电层上形成导电层。

32.如项19所述的方法，其中至少一个所述电路部件为垂直电阻器，所述垂直电阻器通过在所述外延层中形成多个N型层而形成。

33.如项32所述的方法，其中所述垂直电阻器为垂直夹止电阻器，且形成所述接触的步骤(e)包括：

i)在所述有源表面层和所述外延层中形成浅沟槽；

ii)在所述浅沟槽中的一个的外侧的所述外延层中形成P阱；以及

iii)在所述P阱中形成P型扩散区。

34.如项17所述的方法，其中在所述外延层中形成双极晶体管，形成所述外延层的步骤(d)包括本征生长掺杂外延层，其中所掺杂的掺杂剂类型与所述掩埋扩散区的掺杂剂类型相同，且与所述半导体衬底中的掺杂剂类型相反，上述的本征生长所述外延层的步骤(d)还包括以下步骤：

i)在所述外延层的上表面中形成基极层；以及

ii)在所述上表面上形成发射极层。

35.如项34所述的方法，其中所述掩埋扩散区为N型，所述半导体衬底为P型硅，且所述发射极层为形成在所述上表面上的N型多晶硅。

36.如项34所述的方法，其中所述掩埋扩散区为N型，所述半导体衬底为P型硅，且所述N型发射极层被形成在所述上表面处的所述基极层中。

37.一种绝缘体上硅(SOI)集成电路(IC)芯片，其包括连接至多个芯片输入/输出(I/O)衬垫的集成电路，至少一个所述芯片I/O衬垫被连接到垂直可控硅整流器(SCR)，所述垂直SCR包括：

第一掺杂剂类型的掩埋扩散区，所述掩埋扩散区位于所述SOI IC芯片的半导体衬底的表面中，且设置在籽晶孔中，所述籽晶孔延伸穿过有源表面层和绝缘体层而到所述表面；

外延层，其由所述掩埋扩散区向上延伸至所述有源表面层，所述外延层包括在所述掩埋扩散区处的第二掺杂剂类型的第二类型区域，以及在所述第二类型区域的上方的所述第一掺杂剂类型的第一类型区域；以及

多晶硅层，位于所述外延层上，所述多晶硅层被掺杂为所述第二类型。

38.如项37所述的SOI IC芯片，所述垂直SCR还包括在所述外延层中的多个扩散区，所述多个扩散区中的至少一个为与所述第一类型区域接触的第一类型扩散区，且所述多个扩散区中的至少另一个为与所述第二类型区域接触的第二类型扩散区。

39.如项38所述的SOI IC芯片，所述垂直SCR还包括到每一个扩散区和到所述掩埋扩散区的接触，其中到所述掩埋扩散区的所述接触位于接触衬里中。

40.一种绝缘体上硅(SOI)集成电路(IC)芯片，其包括至少一个水平电阻器，所述水平电阻器包括：

第一类型的掩埋扩散区，所述掩埋扩散区位于所述绝缘体上硅集成电路芯片的半导体衬底的表面中，且被设置在籽晶孔中，所述籽晶孔延伸穿过有源表面层和绝缘体层而到所述表面；

外延层，其由所述掩埋扩散区向上延伸至所述有源表面层，所述外延层包括在所述掩埋扩散区处的第二类型区域，以及在所述第二类型区域的上方的第一类型区域；

掺杂的阱，在所述第一类型区域的外侧的所述外延层的每一端处，所述掺杂的阱为所述第二类型，且延伸到所述第二类型区域；

至少两个第一类型扩散区，位于所述第一类型区域的相对的端处；

第二类型扩散区，位于每一个所述掺杂的阱中；

多晶硅层，在所述外延层上而位于所述至少两个第一类型扩散区之间，所述多晶硅层为所述第二类型；以及

到每一个扩散区和到所述掩埋扩散区的接触，位于所述掩埋扩散区的各端的所述接触在接触衬里中。

41.一种绝缘体上硅(SOI)集成电路(IC)芯片，其包括至少垂直无源部件(passive element)，所述垂直无源部件包括：

第一类型的掩埋扩散区，所述掩埋扩散区位于所述绝缘体上硅集成电路芯片的半导体衬底的表面中，且被设置在籽晶孔中，所述籽晶孔延伸穿过有源表面层和绝缘体层而到所述表面；

第二类型的外延层，其由所述掩埋扩散区向上延伸至所述有源表面层；

无源部件端子，位于所述外延层上方；以及

到所述掩埋扩散区的接触，位于接触衬里中。

42.如项41所述的SOI IC芯片，其中所述第一类型为N型，所述第二类型为P型，所述无源部件为垂直电阻器，所述垂直电阻器端子为到所述外延层的表面的接触，所述外延层包括多个掺杂的N型层。

43.如项42所述的SOI IC芯片，其中所述垂直电阻器为垂直夹止电阻器，所述外延层还包括一对P阱，所述P阱的对位于所述外延层的相对的端，且P型扩散区位于所述P阱中的每一个P阱中。

44.一种绝缘体上硅(SOI)集成电路(IC)芯片，其包括至少一双极晶体管，所述双极晶体管包括：

第一类型的掩埋扩散区，所述掩埋扩散区位于所述绝缘体上硅集成电路芯片的半导体衬底的表面中，且被设置在籽晶孔中，所述籽晶孔延伸穿过有源表面层和绝缘体层而到所述表面；

外延层，其由所述掩埋扩散区向上延伸至所述有源表面层，所述外延层包括在所述掩埋扩散区处的第一类型区域，以及在所述第一类型区域上方的第二类型的基极层；

所述第一类型的发射极层，在所述基极层的表面处；以及

到所述掩埋扩散区、所述基极层以及所述发射极层中的每一个的接触，在所述掩埋扩散区的各端的所述接触位于接触衬里中。

权利要求书(按照条约第19条的修改)

1.一种绝缘体上硅(SOI)集成电路(IC)芯片，其包括连接至多个芯片输入/输出(I/O)衬垫的IC，至少一个芯片I/O衬垫被连接到垂直可控硅整流器(SCR)，所述垂直SCR包括：

第一掺杂剂类型的掩埋扩散区，所述掩埋扩散区位于所述SOI IC芯片的半导体衬底的表面中，且被设置在籽晶孔中，所述籽晶孔延伸穿过有源表面层和绝缘层而到达所述表面；

外延层，其由所述掩埋扩散区向上延伸到所述有源表面层，所述外延层包括在所述掩埋扩散区处的第二掺杂剂类型的第二类型区域，以及在所述第二类型区域上方的所述第一掺杂剂类型的第一类型区域；以及

多晶硅层，位于所述外延层上，所述多晶硅层被掺杂为所述第二类型。

2.如权利要求1所述的SOI IC芯片，所述垂直SCR还包括在所述外延层中的多个扩散区，所述多个扩散区中的至少一个为与所述第一类型区域接触的第一类型扩散区，且所述多个扩散区中的至少另一个为与所述第二类型区域接触的第二类型扩散区。

3.如权利要求2所述的SOI IC芯片，所述垂直SCR还包括到每一个扩散区和到所述掩埋扩散区的接触，其中到所述掩埋扩散区的所述接触位于接触衬里中。

4.一种用于形成集成电路芯片的方法，所述方法包括以下步骤：

a)提供绝缘体上硅(SOI)晶片；

b)开口籽晶孔，所述籽晶孔穿过所述SOI晶片的表面层而到达半导体衬底；

c)在每一个所述籽晶孔中的所述半导体衬底中形成掩埋扩散区；

d)在所述扩散区上形成外延层，所述外延层填充各个籽晶孔；以及

e)形成到所述掩埋扩散区和所述外延层中的每一个的接触，所述接触与由所述掩埋扩散区和所述外延层所形成的电路部件的相对的端接触。

其中开口所述籽晶孔的步骤(b)包括：

i)构图所述表面层；

ii)选择性地去除部分的经构图的所述表面层；以及

iii)去除由于上述的去除所述部分而暴露出的绝缘体，且暴露的所述绝缘体被去除直至所述半导体衬底。

所述半导体衬底为P型硅，且在所述衬底中形成所述掩埋扩散区的步骤(c)包括以成角度的注入并使用N型掺杂剂来注入所述硅衬底的暴露表面；

其中形成所述外延层的步骤(d)包括在所述掩埋扩散区上生长本征掺杂的P型硅；

形成所述外延层的步骤(d)还包括在所述外延层的上表面中形成穿过所述有源层的浅沟槽，且所述上表面的一部分通过所述浅沟槽而与所述上表面的剩余部分隔离；

其中形成所述外延层的步骤(d)还包括以下步骤：

i)在所述部分中形成N型层；以及

ii)在所述N型层上形成P型层；

其中在步骤(d)(ii)中形成的所述P型层为多晶硅层，且形成所述接触的步骤(e)包括以下步骤：

i)邻近所述多晶硅层形成N型扩散区，且在所述剩余部分的表面中形成P型扩散区；以及

ii)形成到每一个扩散区的接触；

上述的形成到所述掩埋扩散区的接触的步骤包括：形成穿过外侧浅沟槽而到达所述掩埋扩散区的接触衬里，以及在所述接触衬里中形成到所述掩埋扩散区的所述接触；

其中至少一个所述电路部件为垂直可控硅整流器(SCR)。

5.如权利要求4所述的方法，其中在所述接触衬里中形成到所述掩埋扩散区的金属接触。

6.如权利要求4所述的方法，其中在所述接触衬里中形成到所述掩埋扩散区的掺杂的多晶硅接触。

7.如权利要求4所述的方法，其中在步骤(e)(i)之前，所述方法还包括在所述剩余部分处的所述外延层中形成P阱，所述P型扩散区被形成在所述P阱中。

8.如权利要求7所述的方法，其中上述的形成到所述掩埋扩散区的所述接触的步骤包括：

在所述接触衬里中形成第一掺杂多晶硅层，所述第一层被掺杂到第一掺杂剂浓度；以及

在所述第一层上形成第二掺杂多晶硅层，所述第二层被掺杂到第二掺杂剂浓度，且所述第二掺杂剂浓度低于所述第一掺杂剂浓度。

9.如权利要求4所述的方法，其中在所述外延层中形成双极晶体管，形成所述外延层的步骤(d)包括本征生长掺杂外延层，其中所掺杂的掺杂剂类型与所述掩埋扩散区的掺杂剂类型相同，并与所述半导体衬底的掺杂剂类型相反，本征生长所述外延层的步骤(d)还包括以下步骤：

i)在所述外延层的上表面中形成基极层；以及

ii)在所述上表面上形成发射极层。

10.如权利要求9所述的方法，其中所述掩埋扩散区为N型，所述半导体衬底为P型硅，且所述发射极层为形成在所述上表面上的N型多晶硅。

11.如权利要求9所述的方法，其中所述掩埋扩散区为N型，所述半导体衬底为P型硅，且所述N型发射极层被形成在所述上表面处的所述基极层中。