静电放电保护器件以及用于保护半导体器件不受静电放电事件损害的方法

摘要

本发明提供用于保护半导体器件不受静电放电事件损害的器件及方法。一种静电放电保护器件(100)包括硅衬底(104)、设置于该硅衬底内的P

说明书

技术领域

本发明系有关半导体器件，且尤系有关静电放电保护器件以及用于保护半导体结构的输入端(input)不受静电放电事件损害的方法。

背景技术

随着半导体科技由130nm至90nm技术进步到65nm、45nm、32nm甚至更微小化后，输出/输入(I/O)焊盘(pad)及供应定位电路(supplyclamp)之静电放电(electrostatic discharge，ESD)保护变得更加有挑战性。对绝缘体上覆硅(silicon-on-insulator，SOI)技术而言特别是如此，其对于新的制程节点而言系较佳于基体技术(bulk technology)。ESD事件意指在提供大量电流给半导体结构之短期间所产生的电流(正或负)放电现象。

现今的ESD保护电路具有许多缺点，特别是与SOI技术一起使用时。一些ESD保护电路遭受到高的漏电流(leakage current)及高电容负载(capacitive loading)。其它的ESD保护电路(例如那些在SOI衬底上者)可展现较低的漏电流及电容负载，但需要薄的SOI膜，该薄的SOI膜由于高自热(high self-heating)而限制器件的ESD能力，遂减少了在ESD应力下之错误电流(failure current)。

因此，期望提供一种展现低泄漏及低电容负载之ESD保护器件。亦期望提供一种能减小器件尺寸的ESD保护器件。此外，期望提供一种利用改良之ESD保护器件来保护半导体结构免于ESD事件损害的方法。再者，从本发明之后续详述及所附申请专利范围结合随附图式及本发明之背景技术，本发明之其它期望特征及特性将变得明显。

发明内容

根据本发明之例示实施例，提供一种静电放电保护器件。该静电放电保护器件包括硅衬底、设置于该硅衬底内的P⁺型阳极区、以及设置于该硅衬底内而与该P⁺型阳极区串联之N阱(N-well)器件区。P阱(P-well)器件区设置于该硅衬底内而与该N阱器件区串联，且N⁺型阴极区设置于该硅衬底内。栅电极设置至少大致覆于该硅衬底之该N阱和P阱器件区上。

根据本发明之另一例示实施例，提供一种用于保护半导体结构的输入端不受静电放电事件损害的方法。该方法包括下列步骤：提供第一二极管及第二二极管串联耦合(series-coupled)至输入端；正向偏压(forward biasing)该第一二极管及该第二二极管；以及若静电放电事件产生时，短路(shorting out)该第一二极管或该第二二极管。

根据本发明之再一例示实施例，提供一种用于保护半导体结构不受静电放电事件损害的方法。该方法包括提供第一二极管及第二二极管串联耦合至输入端的步骤。该第一二极管与该第二二极管系与上覆的栅极电性相通。在该栅极处感测静电放电事件，并且将该第一二极管或该第二二极管的器件区反转(invert)。

附图说明

以上系结合下列附图描述本发明，其中相似的组件符号代表相似的组件，且其中：

图1系根据本发明之例示实施例之ESD保护器件之剖面图；

图2系与RC触发感测电路一起使用之图1之ESD保护器件之示意电路图；

图3系与高速输入/输出焊盘一起使用之图1之ESD保护器件之示意电路图；

图4系与局部定位电路一起使用之图1之ESD保护器件之示意电路图；

图5系与轨道式定位电路一起使用之习知ESD保护器件之示意电路图；

图6系根据本发明之另一例示实施例之ESD保护器件之剖面图；以及

图7系习知ESD保护器件之剖面图。

具体实施方式

本发明之下列详述在本质上系仅作例示用，且并非意欲限制本发明或本发明之应用或使用。再者，并非意欲通过本发明之前述先前技术或本发明之下列详述中所提出之任何理论而加以限制。

请参阅图1，根据本发明之例示实施例的静电放电(electrostaticdischarge，ESD)保护器件100系包括用于保护核心半导体电路(未图标)免于ESD事件损害之双井场效二极管(dual-well field effect diode，DW-FED)。ESD保护器件100包括硅衬底，其可为基体(bulk)硅晶圆(未图标)，或者，较佳地可为在绝缘层106上之薄硅层104(公知为绝缘体上覆硅或SOI)，其遂由载体晶圆(carrier wafer)108支撑。视所实作的电路功能而定，薄硅层104典型具有约20至100奈米(nm)之厚度，且较佳地具有小于约80nm的厚度。

该ESD保护器件100进一步包括P⁺型阳极区116及N⁺型阴极区118，两者皆设置于该硅层104中。硅层104的P⁺型阳极区116与N⁺型阴极区118系由N阱器件区120及P阱器件区122分隔。该P⁺型与N⁺型区系具有比该N阱及P阱区更高的掺杂浓度的区。在本发明之例示实施例中，该P阱及N阱器件区可掺杂有适当的掺杂物至大约5×10¹⁷至大约5×10¹⁸cm^-3之浓度，而该P⁺型阳极区及该N⁺型阴极区可掺杂有适当的掺杂物至大约10²¹至大约10²²cm^-3之浓度。该P⁺型阳极区、N⁺型阴极区、P阱区、及N阱区可以标准方法制造，例如，以离子植入法(ion implantation)在N型区域植入砷或磷并在P型区域植入硼。该等井之掺杂决定了ESD保护器件100之导通(turn-on)电压。

栅极绝缘体层110设置于硅层104之表面112上。该栅极绝缘体可以是通过在氧化环境(oxidizing ambient)下加热硅衬底而热生长成的二氧化硅，或可以是沉积的绝缘体(例如氧化硅、氮化硅)、高介电常数绝缘体(例如硅酸铪(HfSiO))或类似者。沉积之绝缘体可以如化学气相沉积(chemical vapor deposition，CVD)、低压化学气相沉积(low pressurechemical vapor deposition，LPCVD)、次大气压化学气相沉积(semi-atmospheric chemical vapor deposition，SACVD)、电浆辅助化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)等方式沉积而成。该栅极绝缘体材料之厚度典型为1至10nm。根据本发明之一个实施例，由栅电极形成材料(较佳为多晶硅)形成的栅电极114系沉积于该栅极绝缘体层上。也可沉积其它的导电栅电极形成材料，例如金属及金属硅化物。以下的栅电极形成材料指的将是多晶硅，但熟习该技术领域者将知道也可使用其它材料。若栅电极形成材料是多晶硅，则该材料系典型通过硅烷(silane)的氢还原(hydrogen reduction)以LPCVD沉积成大约50至200nm的厚度，且较佳沉积成大约100nm的厚度。该多晶硅层系较佳地沉积为未掺杂之多晶硅且随后以离子植入法掺杂杂质。该ESD保护器件100进一步包括侧壁间隔件(sidewallspacer)，124用以界定区116及118。侧壁间隔件124可由任何适当的介电材料形成，该介电材料在暴露于相同的蚀刻化学品(etch chemistry)时具有与栅电极114的栅电极形成材料不同的蚀刻特性。例如，侧壁间隔件124可由氮化硅、氧化硅、或氧氮化硅形成。

如图1明显所示，ESD保护器件100具有两个P-N接面(junction)在硅层104内串联(in series)，因此形成两个串联之正向偏压的二极管130、132。该栅电极114可以通过连至外部供应电压V_DD或V_SS的外部电路而被偏压，或处于浮接(floating)。若该栅电极为接地或相对于地微负偏压或微正偏压时，则只会于栅电极下方之信道115产生耗乏(depletion)。因此，在非ESD操作中，器件100将作用为具有大约1.4伏特(每个二极管0.7伏特)之导通电压之串联的两个正向偏压二极管。器件100之导通电压系因此高于正被保护之核心电路的预期的正常操作电压，使得器件100有效地作为对将被保护之核心电路而言为隐形的(invisible)开路电路(open circuit)。此外，因两个二极管是串联使用，因此该串联结合具有低于单一保护二极管的电容。若该栅电极连至高的正电压时(例如从正ESD事件所产生者(或在此种事件期间处于浮接者))，该器件100作用为单一二极管，因为在该栅极上的该电压会将在该栅电极114下方的P阱中的信道反转(invert)。若该栅电极连至高的负电压时(例如从负ESD事件所产生者)，该器件100亦作用为单一二极管，因为在该栅极上的该电压会将使P型信道形成之N阱的表面反转。因此，在ESD事件期间，器件100的其中一个二极管系通过所形成之信道而短路，器件100之导通电压将降至大约0.7伏特，且器件100作用为短路电路(short circuit)，因此将ESD事件短路成接地且保护该核心电路。

ESD保护器件100可和感测电路一起使用以控制栅电极114之电压并因此基于ESD事件的出现与否来改变栅极偏压。图2系显示电性耦合至ESD保护器件100的栅电极的RC触发(RC-triggered)感测电路150。感测电路150是以ESD事件具有快速上升时间(rise time)为前提而操作的。感测电路150系耦合至外部电压供应V_DD152，且包括由电阻器154及电容器156形成的RC触发器158。在本发明之例示实施例中，RC触发器158具有大约0.1至大约0.2μs的RC时间常数，低于ESD事件的预期上升时间。例如，根据本发明之例示实施例，该电阻器154具有范围约50K至100K欧姆之电阻，且该电容器156具有范围约1pF至10pF之电容。感测电路150进一步包括第一反相器(inverter)160、第二反相器162、第三反相器164如图所示耦合至RC触发器158。每一反相器系由P信道晶体管(PMOS)及N信道晶体管(NMOS)所形成。

在正常的操作期间，没有ESD事件发生时，位于节点166之激活讯号(activation signal)显示为逻辑1，且该反相器将该讯号反转为逻辑0并施加于ESD保护器件100的栅极。该逻辑0并不反转N阱或P阱的表面。因此，ESD保护器件100作用为串联的两个二极管，或有效地作为开路电路。相较之下，当在V_DD152处发生ESD事件时，该ESD事件具有相当短的上升时间，因此在节点166之激活讯号系显示为逻辑0，因该RC触发器具有较慢之响应时间。该反相器反转该讯号为逻辑1，并施加于ESD保护器件100的栅极。如上所述，当ESD保护器件100的栅电极114处的电压为高时，器件100作用为单一二极管，因为该栅极将反转P阱以形成信道于该栅极下方。因此，器件100之导通电压下降且器件100有效地显示为短路电路，因而将ESD事件接地且保护该核心电路。

因ESD保护器件100之本质上较低的电容(由于两个串联P-N接面的存在)，双井ESD保护器件可使用高速的I/O焊盘。请参阅图3，根据本发明之例示实施例，两个ESD保护器件212和214系沿着确保器件212和214的栅极在ESD事件下具有低导通电压的偏压电路202而耦合至高速I/O焊盘200。该偏压电路系耦合至外部电压供应V_DD204且包括N信道晶体管206及两个P信道晶体管208和210，如图所示。该二个ESD保护器件212和214系双井场效二极管，例如图1中之双井ESD保护器件100。第一ESD保护器件212系耦合至V_DD204及I/O焊盘200。第二ESD保护器件214系耦合至I/O焊盘200及接地或V_SS。

在没有ESD事件的正常操作期间，NMOS206将被导通，并将PMOS208和PMOS210的栅极耦合至低电压，而将该两个PMOS晶体管导通使得它们有效地显示为短路电路。因此，ESD保护器件212和214的栅极216和218将分别连至它们的阴极220和222，此外，每个该保护器件212和214将具有高导通电压。因为在I/O焊盘200处之电压不会升高超过V_DD204，器件212系被逆向偏压(reverse biased)或零偏压(zero biased)，而器件214系被逆向偏压。因此，ESD保护器件212和214作用为串联之两个二极管，它们展现了低泄漏，且该电路显示为对该核心电路而言系透明的开路电路。此外，因为该器件作用为串联之两个二极管，故它们共同地展现了低电容特性。

反之，当在I/O焊盘200处发生正ESD事件时(其典型在器件未操作且V_DD204基本上为接地或浮接时所发生)，NMOS206为断路(off)且PMOS208和PMOS210的栅极系浮接的。器件212的栅极216系浮接的，阳极为正极性的(positive)，并且再次参阅图1，二极管132通过通过P阱区122所形成之信道而短路，因此使器件212作用为一个二极管并具有低导通电压。

请参阅图3，当在I/O焊盘200处发生负ESD事件时(再次，其典型在器件未操作且V_DD204基本上为接地或浮接时所发生)，NMOS206为断路且PMOS208和PMOS210的栅极系浮接的。器件214的栅极218系电容耦合(capacitively coupled)至其阳极222，该阳极222系耦合至I/O焊盘200之电压，而在该栅极218处之电压显示为低。再次参阅图1，在栅电极114上之低电压将通过反转通过该N阱120的信道而短路图1的二极管130。因此，ESD保护器件214作用为一个二极管，具有低导通电压，且该负ESD事件系转成(shunt)接地。

因为于正常操作期间具有较高的导通电压，ESD保护器件100亦可用于局部定位(local clamping)。图4系显示根据本发明之例示实施例之局部定位电路250，其利用ESD保护器件100及二极管器件268二者以局部定位该焊盘至接地。二极管器件268可以是诸如ESD保护器件100之双井场效二极管，或者可以是习知的二极管。ESD保护器件100及二极管器件268系耦合至I/O焊盘252与供应定位电路或解耦电容器(decoupling capacitor)254。电路256系显示核心电路可包括耦合至外部供应电压V_DD262及I/O焊盘252之输出驱动器的(例如)两个NMOS晶体管258和260。输入接收器器件270代表耦合至I/O焊盘252的输入电路。

当在I/O焊盘252处发生正ESD事件时，逆向偏压之二极管器件268显示为开路电路。请再参阅图1，在栅电极114上的高正电压会通过反转通过该P阱122之信道来短路器件100之二极管132。因此，再参照图4，ESD保护器件100作用为单一正向偏压二极管且该正ESD事件系转成接地，如箭头264所指。接着，将会降低该焊盘电压。此现象可以下式表示：

V_pad＝V_ESD100+IR_ESD100

其中I为通过ESD保护器件100之电流，V_pad为焊盘电压，V_ESD100为ESD保护器件100之导通电压，以及R_ESD100为ESD保护器件100之串联电阻(series resistance)。当在I/O焊盘252处发生负ESD事件时，该正向偏压ESD保护器件100作用为开路电路，并且二极管器件268作用为短路电路且该ESD脉冲系转成接地。

在局部定位电路(如定位电路250)中使用ESD保护器件100克服了使用习知保护器件所面对到的一些挑战。请参阅图7，系为已使用在局部定位电路用于ESD保护之习知ESD保护器件的范例，其包括单一“N体(N-body)”或“P体(P-body)”器件400。单井(single-well)器件400系类似于双井场效二极管100，但该P⁺型阳极区116与N⁺型阴极区118系由设置于该栅电极114下方之仅一个井402所分隔。该N体或P体系分别通过技术领域中之标准PMOS或NMOS所使用的相同低剂量植入物(implant)所形成。图5系显示使用在轨道式定位电路(rail-basedclamping circuit)300中之习知ESD器件，如单井器件400。系除了单井器件400系耦合于I/O焊盘252与接地之间外(而非使用耦合于I/O焊盘252与接地之间的双井ESD保护器件100)，轨道式定位电路300系与局部定位电路250相同当在I/O焊盘处发生负ESD事件时，ESD脉冲系如上所述经由二极管器件268转成接地。然而，当在I/O焊盘252处发生正ESD事件时，来自该焊盘之讯号将行经习知之ESD器件400传至V_DD262，而后经过供应定位电路或解耦电容器254而接地，如箭头304所指。就此而言，在该焊盘上之电压V_pad系明显高于在该焊盘处发生正ESD事件时于定位电路250中发生之电压V_pad。此电压可以下式表示：

V_pad＝V_diode+IR_diode+IR_VDD+V_clamp+IR_clamp

其中I为通过ESD400之电流，V_pad为焊盘电压，V_diode为ESD400之导通电压，R_diode为ESD400之串联电阻，V_clamp为供应定位电路之导通电压，以及R_clamp为供应定位电路之串联电阻。若电压V_pad高于驱动电路256之晶体管260之导通电压，则可能造成晶体管260的崩溃(breakdown)。

图6系显示根据本发明之另一例示实施例之ESD保护器件350。ESD保护器件350类似于ESD保护器件100，因为ESD保护器件350包括硅衬底102，该硅衬底102可为基体硅衬底或由薄硅层104及绝缘层106(公知为绝缘体上覆硅或SOI)而形成，其遂由载体晶圆108支撑。该ESD保护器件350进一步包括P⁺型阳极区116与N⁺型阴极区118，两者皆设于该硅层104中。硅层104的P⁺型阳极区116与N⁺型阴极区118系由第一N阱器件区352、第一P阱器件区354、第二N阱器件区356、以及第二P阱器件区358分隔。于P⁺型与N⁺型区之掺杂浓度系大于P阱与N阱区之掺杂浓度。例如，在本发明的例示实施例中，该P阱与N阱区可掺杂有适当的掺杂物至大约5×10¹⁷至大约5×10¹⁸cm^-3的浓度，而P⁺型阳极区与N⁺型阴极区可掺杂有适当的掺杂物至大约10²¹至大约10²²cm^-3的浓度。ESD保护器件350进一步包括覆于第一N阱器件区352与第一P阱器件区354上之第一栅极360、以及覆于第二N阱器件区356与第二P阱器件区358上之第二栅极362。第一栅极绝缘体364与第二栅极绝缘体366把栅极360和362与个别的井区分开。第一间隔件380设置于第一栅极360之侧壁附近，而第二间隔件382设置于第二栅极362之侧壁附近。如图6所示，ESD保护器件350包括三个P-N接面结构、或三个正向偏压二极管370、372、374与两个栅极。该两个栅极360和362可被独立偏压。其中一个栅极上的高正电压会反转该栅极下方的P阱区，并移除该栅极下方之二极管接面。当两个栅极为正偏压时，在该器件中只有一个接面(二极管370)，类似于图1所示之高正栅极电压状况。因此，在用于I/O ESD保护或高电压供应之供应定位电路时，ESD保护器件350提供甚至更高的导通电压以及较低的泄漏。虽然图6系显示具有四个井区来分隔P⁺型阳极区与N⁺型阴极区的ESD保护器件，但将了解到可使用任何适当数量的井区与任何适当数量的上覆的栅极来达到甚至更高的导通电压。

因此，本发明已提供一种静电放电保护器件以及利用静电放电保护器件来保护半导体电路的输入端的方法。ESD保护器件包括至少两个串联设置之正向偏压二极管。在ESD事件期间，将其中一个正向偏压二极管短路，因此传送ESD讯号至接地。虽然已在本发明之前面详述中提出至少一个例示实施例，但应了解到存在有许多的变化。亦应了解到，例示实施例仅为范例，而非以任何方式来限制本发明之范畴、应用性或组构。反之，前面之详述将提供熟习该技术领域者用于实作本发明之例示实施例的方便准则，且应了解到，在不脱离如所附申请专利范围及其法律等效者所提出之本发明的范畴下，可对例示实施例中所述之组件的功能及设置作出各种改变。