包括双应力源的N沟道MOSFET及其制造方法

摘要

本发明涉及一种包括至少一个n－沟道场效应晶体管(n－FET)的半导体器件。具体而言，所述n－FET包括第一和第二构图的应力源层，所述第一和第二构图的应力源层均包含碳替位和拉伸应力的单晶半导体。所述第一构图的应力源层具有第一碳浓度并位于所述n－FET的源极和漏极(S/D)扩展区域中的第一深度处。所述第二构图的应力源层具有第二较高的碳浓度并位于所述n－FET的S/D区域中的第二较深的深度处。这样的具有不同碳浓度和不同深度的所述第一和第二构图的应力源层的n－FET提供了用于增强所述n－FET的沟道区域中的电子迁移率的改善的应力分布。

说明书

技术领域

本发明涉及具有增强的载流子迁移率的互补金属-氧化物-半导体(CMOS)器件。更具体而言，本发明涉及n沟道金属-氧化物-半导体场效应晶体管(n-MOSFET)，所述n-MOSFET具有用于提高这样的n-MOSFET的沟道区域中的电子迁移率的双应力源(stressor)。

背景技术

可以使用半导体器件衬底内的机械应力调整器件性能。例如，在硅中，当硅膜处于压缩应力下时，会提高空穴迁移率，而当硅膜处于适当的拉伸应力下时，会提高电子迁移率。因此，可以在p-MOSFET或n-MOSFET的沟道区域中有利地产生压缩应力或拉伸应力，以便提高这样器件的性能。

一种用于产生希望的应力硅沟道区域的常规方法是直接在应力诱导缓冲层的顶上形成这样的沟道区域。例如，可以通过直接在厚的、弛豫(relaxed)的SiGe缓冲层之上外延生长硅来形成拉伸应力硅沟道层。锗的晶格常数比硅的晶格常数大4.2％，并且硅-锗合金的晶格常数与合金的锗浓度成线性。所以，具有百分之二十原子百分比的锗的SiGe合金的晶格常数比硅的晶格常数大约0.8％。直接在这样的SiGe缓冲层的顶上外延生长硅将产生处于拉伸应力下的硅沟道，并且下面的SiGe缓冲层基本上未应变或是“弛豫的”。

使用这样的应变诱导SiGe层具有几个固有的缺点：(1)弛豫SiGe缓冲层的形成依赖于缺陷的形成，所以SiGe材料具有高的缺陷密度，其传播扩散到SiGe缓冲层之上的硅沟道层并对器件应用造成显著的挑战，例如，泄漏电流和器件成品率的控制，以及(2)存在直接位于沟道之下的SiGe层产生了处理问题，例如，锗不利地扩散到应变的硅沟道中、高电阻硅化物形成以及改变的掺杂剂扩散。

持续需要包含高性能MOSFET元件的改善的半导体器件。

发明内容

本发明提供了一种n-沟道场效应晶体管(n-FET)，其包括用于将希望的拉伸应力施加到所述n-FET的沟道区域的双应力源。本发明的所述n-FET中的所述双应力源在所述n-FET的所述沟道区域中提供了改善的应力分布(profile)而没有折衷所述n-FET的器件性能。

在一方面，本发明涉及一种包括至少一个n-沟道场效应晶体管(n-FET)的半导体器件。所述至少一个n-FET特别地包括第一和第二构图的应力源层，所述第一和第二构图的应力源层均包括碳替位和拉伸应力的单晶半导体。所述第一构图的应力源层具有第一替位碳浓度并位于所述n-FET的源极和漏极(S/D)扩展区域中。所述第二构图的应力源层具有第二较高的替位碳浓度并位于所述n-FET的S/D区域中。

优选但非必须，所述第一替位碳浓度的范围为约0.2原子％至约2.5原子％，以及所述第二较高的替位碳浓度的范围为约0.5原子％至约4原子％。更优选地，所述第一替位碳浓度的范围为约0.5原子％至约2原子％，并且所述第二较高的替位碳浓度的范围为约0.8原子％至约3原子％。

所述第一和第二构图的应力源层分别位于S/D扩展区域和S/D区域中并处于基本上相同的深度或显著不同的深度处。在本发明的一个特定的实施例中，所述第一构图的应力源层位于所述S/D扩展区域中的第一相对浅的深度处，并且所述第二构图的应力源层位于所述S/D区域中的第二相对深的深度处。在本发明的可选的实施例中，所述第一构图的应力源层位于所述S/D扩展区域中的第一相对深的深度处，而所述第二构图的应力源层位于所述S/D区域的第二相对浅的深度处。在本发明的又一可选的实施例中，所述第一和第二构图的应力源层分别位于所述S/D扩展区域和所述S/D区域中的基本上相同的深度处。

所述第一构图的应力源层优选位于所述n-FET的所述S/D扩展区域的第一深度处，所述第一深度的范围为约5nm至约80nm并且更优选为约10nm至约50nm。所述第二构图的应力源层优选位于所述n-FET的所述S/D区域中的第二深度处，所述第二深度的范围为约10nm至约150nm并且更优选为约20nm至约80nm。

所述第一和第二构图的应力源层可以包括任何适宜的碳替位和拉伸应力的单晶半导体。优选地，所述第一和第二构图的应力源层均包括在其中具有替位碳原子的拉伸应力的单晶硅。

在另一方面，本发明涉及一种形成半导体器件的方法，包括以下步骤：

在包括单晶半导体的衬底之上形成构图的栅极叠层；

使用所述构图的栅极叠层作为掩模，在所述衬底中形成第一组非晶区域，其中所述第一组非晶区域包括n-型源极和漏极(S/D)扩展注入，并且其中所述第一组非晶区域还包括第一碳浓度的注入的碳离子；

沿所述构图的栅极叠层的侧壁形成一个或多个掩蔽结构；

使用所述构图的栅极叠层和所述一个或多个掩蔽结构作为掩模，在所述衬底中形成第二组非晶区域，其中所述第二组非晶区域包括n-型S/D注入，并且其中所述第二组非晶区域还包括第二较高的碳浓度的注入的碳离子；以及

退火所述衬底以重结晶所述第一和第二组非晶区域，从而形成包括S/D扩展区域和S/D区域的n-沟道场效应晶体管(n-FET)，其中所述S/D扩展区域包括第一构图的应力源层，所述第一构图的应力源层包括碳替位和拉伸应力的单晶半导体材料并具有第一替位碳浓度，并且其中所述S/D区域包括第二构图的应力源层，所述第二构图的应力源层同样包括所述碳替位和拉伸应力的单晶半导体材料但却具有第二较高的替位碳浓度。

在另一方面，本发明涉及一种用于形成半导体器件的方法，包括以下步骤：

在包括单晶半导体的衬底之上形成构图的栅极叠层；

进行第一掩蔽的预非晶化注入以在所述衬底中形成第一组非晶区域；

在所述第一组非晶区域处进行n-型源极和漏极(S/D)扩展注入；

进行第一碳注入以将第一剂量的碳离子注入到所述第一组非晶区域中；

沿所述构图的栅极叠层的侧壁形成一个或多个间隔物；

进行第二掩蔽的预非晶化注入以在所述衬底中形成第二组非晶区域；

在所述第二组非晶区域处进行n-型S/D注入；

进行第二碳注入以将第二较大剂量的碳离子注入到所述第二组非晶区域中；以及

退火所述衬底以重结晶所述第一和第二组非晶区域，从而形成包括源极/漏极(S/D)扩展区域和S/D区域的n-沟道场效应晶体管(n-FET)，其中所述S/D扩展区域包括第一构图的应力源层，所述第一构图的应力源层包括碳替位和拉伸应力的单晶半导体材料并具有第一替位碳浓度，并且其中所述S/D区域包括第二构图的应力源层，所述第二构图的应力源层同样包括所述碳替位和拉伸应力的单晶半导体材料但却具有第二较高的替位碳浓度。

可以以近似相同的能量水平或以显著不同的能量水平实施所述第一和第二碳注入步骤。在本发明的一个特定的实施例中，以第一相对低的能量水平实施所述第一碳注入步骤，而以第二相对高的能量水平实施所述第二碳注入步骤。在本发明的可选的实施例中，以第一相对高的能量水平实施所述第一碳注入步骤，而以第二相对低的能量水平实施所述第二碳注入自治了。在本发明的又一可选的实施例中，以近似相同的能量水平实施所述第一和第二碳注入步骤。

优选地但非必须，以范围为约0.5KeV至约15KeV的第一能量水平进行所述第一碳注入步骤，而以范围为约1KeV至约25KeV的第二能量水平进行所述第二碳注入步骤。更优选地，所述第一能量水平的范围为约1KeV至约10KeV，而所述第二能量水平的范围为约1KeV至约15KeV。

所述第一剂量的碳离子的范围为约1×10¹⁴/cm²至约1×10¹⁶/cm²，而所述第二较高剂量的碳离子的范围为约5×10¹⁴/cm²至约2×10¹⁶/cm²。更优选地，所述第一剂量的范围为约5×10¹⁴/cm²至约5×10¹⁵/cm²，而所述第二较高剂量的范围为约1×10¹⁵/cm²至约1×10¹⁶/cm²。

通过随后的公开和所附权利要求，本发明的其它方面、特征和优点将变得更为显而易见。

附图说明

图1示出了根据本发明的一个实施例的包括双Si:C应力源的示例性n-FET的截面图；以及

图2-4示出了示例了用于形成图1的n-FET的示例性处理步骤的截面图。

具体实施方式

在下面的描述中，阐述了许多特定的细节，例如特定的结构、部件、材料、尺寸、处理步骤和技术，以便提供对本发明的全面理解。然而，本领域的技术人员将理解到，没有这些特定的细节也可以实施本发明。换句话说，未详细描述公知的结构或处理步骤以避免模糊本发明。

应该理解，当将层、区域或衬底的部件描述为“在另一部件上”时，其可以直接在其它部件上或者也可以存在中间元件。相反，当将部件描述为“直接在另一部件上”时，则不存在中间部件。还应该理解，当将部件描述为“连接”或“耦合”到另一部件时，其可以直接连接或耦合到其它部件或者也可以存在中间部件。相反，当将部件描述为“直接连接”或“直接耦合”到另一部件时，则不存在中间部件。

在此使用的术语“Si:C”或“碳替位的单晶硅”代表具有位于其中的替位碳原子的单晶硅。碳替位的单晶硅可以包含或不包含间隙碳原子(下文将详细解释替位碳原子与间隙碳原子之间的差别)。Si:C中的替位碳原子与硅原子形成硅-碳合金，其仍是半导体材料。因此本发明使用的Si:C区别于碳化硅，碳化硅是包含碳-硅化合物的介质材料。类似地，在此使用的“Ge:C”或“碳替位的单晶锗”代表锗-碳合金，锗-碳合金包含其中具有替位的碳原子的单晶锗，而不是化合物形式的碳化锗。

通过参考附图1-4，将更为详细地描述本发明的改善的FET器件以及用于制造该改善的FET器件的示例性处理步骤。

首先参考图1，其示出了n-FET，该n-FET具有源极区域22、漏极区域24、源极扩展区域26、漏极扩展区域28和位于半导体衬底10中的沟道区域30。虚线21表示源极和漏极(S/D)扩展区域26和28的掺杂水平，而线23表示S/D区域22和24的掺杂水平。栅极介质层32直接位于n-FET的沟道区域30之上，而栅极导体34直接位于栅极介质层32之上。n-FET还可以包括在S/D区域22和24之上的硅化物接触层22A和24A，以及在栅极导体34之上的栅极硅化物接触层34A。沿栅极导体34的侧壁以及在n-FET的S/D扩展区域26和28之上，可以提供，但不是必须地，可选的间隔物35和36。

半导体衬底10可以包括任何的半导体材料，其包括但不局限于：Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP，以及其它III-V或II-VI族化合物半导体。半导体衬底10还包括有机半导体或分层的半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)。在本发明的一些实施例中，优选半导体衬底由包含硅的半导体材料构成，即，包括硅的半导体材料。半导体衬底10可以是掺杂的、未掺杂的或者其中包含掺杂的和未掺杂的区域。半导体衬底10可以包括一个或多个掺杂的器件区域(未示出)，其可以具有相同或不同的导电性和/或掺杂浓度。掺杂的器件区域典型地称为“阱”。

半导体衬底10可以是应变的、非应变的，或其中包含应变的和非应变的半导体材料的区域。而且，半导体衬底10可以具有单一晶体表面取向或多个晶体表面取向。

典型地将一个或多个隔离区域12形成到半导体衬底10中，在邻近的器件之间提供隔离。隔离区域12可以是沟槽隔离区域或场氧化物隔离区域。可以利用本领域的技术人员公知的常规沟槽隔离方法形成沟槽隔离区域。例如，可以在形成沟槽隔离区域时，使用光刻、蚀刻和以沟槽介质填充沟槽。可选地，可以在沟槽填充之前在沟槽中形成衬里，在沟槽填充之后进行致密化步骤，以及在沟槽填充之后进行平坦化处理。利用所谓的硅的局域氧化方法形成场氧化物隔离区域。

包括至少两个隔离的部分的第一构图的应力源层14(如图1中所示)位于n-FET的S/D扩展区域26和28中，而同样包括至少两个隔离的部分的第二构图的应力源层16(如图1中所示)位于n-FET的S/D区域22和24中。第一和第二构图的应力源层14和16包含本征拉伸应力，使得n-FET的沟道区域30的两端被这两个应力源层14和16“牵拉”。从而在n-FET的沟道区域30中产生希望的拉伸应力，以便提高其中的电子迁移率。

第一和第二构图的应力源层14和16包括碳替位的单晶半导体材料。碳替位的单晶半导体材料具有比周围的衬底材料10的晶格常数小的晶格常数，从而归因于该碳替位的单晶半导体材料与周围的衬底材料10之间的晶格失配，产生拉伸应力。

可以进行碳掺杂以形成碳替位的并具有拉伸应力的单晶材料的适宜的单晶材料，包括但不局限于：硅、锗、GaAs、InP等等。因此，第一和第二构图的应力源层14和16可以包括选自Si:C、Ge:C、GaAs:C、InP:C等的任何合适的材料。在本发明的特别优选实施例中，衬底材料10包括Si，并且第一和第二构图的应力源层14和16包括Si:C，Si:C具有比Si小的晶格常数，因此归因于Si:C与Si之间的晶格失配而具有拉伸应力。

因为第一构图的应力源层14位于与n-FET的沟道区域30紧邻的S/D扩展区域26和28中，与仅仅在S/D区中包含应力源结构的常规n-FET相比，在本发明的n-FET的沟道区域30中可以获得显著地更大的电子迁移率增强。

通过由非晶化注入、碳注入和退火来进行固相外延(SPE)方法，可以容易地获得第一和第二构图的应力源层14和16。然而，在SPE方法期间，会在第一和第二构图的应力源层14和16中产生堆垛缺陷(即，晶格缺陷)，堆垛缺陷可以对n-FET的器件性能产生不利影响。

本发明的发明人已发现，在SPE方法期间产生的堆垛缺陷的密度与应力源层14和16中替位碳的浓度相关，即，替位的碳浓度越高，堆垛缺陷的密度越高。而且，本发明的发明人还发现，大部分的堆垛缺陷在硅化(silicidation)范围之内，即，通过形成表面硅化物接触层，可以消耗大部分的堆垛缺陷。

因此，本发明通过提供双应力源配置解决了堆垛缺陷问题，其中具有相对低的替位碳浓度的第一构图的应力源层14位于未硅化的S/D扩展区域26和28中，而具有相对高的替位碳浓度的第二构图的应力源层16位于硅化的S/D区22和24中。所以，归因于层14中相对低的替位碳浓度，在第一构图的应力源层14中产生很少的堆垛缺陷或没有堆垛缺陷。虽然归因于层16中的相对高的替位碳浓度，在第二构图的应力源层16中产生了较多的堆垛缺陷，但是当形成S/D硅化物接触层22A和24A时，大多数如此产生的堆垛缺陷随后被S/D硅化消耗。因此，通过使用这样的双应力源配置，可以在n-FET中获得增强的应力分布，而其中很少或没有总体堆垛缺陷产生。

第一构图的应力源层14中的相对低的替位碳浓度优选范围约0.2原子％至约2.5原子％，并且更优选约0.5原子％至约2原子％。第二构图的应力源层16中的相对高的替位碳浓度优选范围为约0.5原子％至约4原子％，并且更优选约0.8原子％至约3原子％

此外，本发明的发明人还发现，在碳替位的单晶半导体材料中，替位碳原子(例如，在单晶硅或锗中取代硅或锗原子并形成晶格的一部分的碳原子，区别于在晶格之间间隙存在但并不构成晶格的一部分的间隙碳原子)的量随总的碳浓度的增加而增加，但却不是线性的。换句话说，当总碳浓度增加时，更多的碳原子存在于晶胞之间的间隙位置。在与n-FET的沟道区分离的S/D结中存在的间隙碳原子对n-FET器件性能具有很少或没有不利的影响。然而，在直接邻接n-FET的沟道区域的S/D扩展结中存在的间隙碳原子将导致结泄漏和载流子迁移率下降。

如上所述，通过双应力源结构的引入，还可以解决与间隙碳原子相关的问题。具体地，在S/D扩展区域26和28中提供具有相对低的总碳浓度的第一构图的应力源层14，而在S/D区域22和24中提供具有相对高的总碳浓度的第二构图的应力源层16。结果，归因于第一构图的应力源层14中相对低的总碳浓度，在S/D扩展区域26和28中的碳原子主要是替位碳原子。由于第一应力源层14邻近沟道30，即使具有相对低的碳浓度也可以有效地使沟道产生应力。相反，归因于第二构图的应力源层中的相对高的总的碳浓度，在S/D区域22和24中的碳原子可以包括一定量的间隙碳原子，但是这样的间隙碳原子位于远离沟道区域30的S/D区域22和24中，因此对n-FET器件性能产生很小的不利影响或没有不利影响。

第一和第二构图的应力源层14可以在S/D扩展区域和S/D区域中位于任何适宜的深度。在本发明的一个特定的实施例中，第一应力源层14位于S/D扩展区域中的相对浅的深度处，而第二应力源层16位于S/D区域中的相对深的深度处，如图1中所示。可选地，第一应力源层14位于S/D扩展区中的相对深的深度处，而第二应力源层位于S/D区中的相对浅的深度处。另外，第一和第二应力源层14和16可以位于S/D扩展区域和S/D区域中近似相同的深度处。优选地，第一构图的应力源层14位于S/D扩展区域26和28中的约5nm至80nm的范围的深度处，并且更优选约10nm至约50nm，而第二构图的应力源层16位于S/D区域22和24中的约10nm至约150nm范围的深度处，并且更优选约20nm至约80nm。

因此，由本发明提供的双应力源配置在n-FET器件中建立了改善的应力分布，而没有折衷n-FET的器件性能。

可以通过任何适宜的方法，容易地制造本发明的n-FET器件结构。具体地，根据本发明的特定实施例，图2-4示例了用于制造这样的n-FET器件结构的示例性的处理步骤序列。

首先，提供半导体衬底10，其可以包括诸如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及III-V或II-VI族化合物半导体的任何适宜的半导体材料。优选地，半导体衬底10包括单晶形式的半导体材料。

然后，在半导体衬底10中形成沟槽隔离区12以限定将要形成的n-FET的器件区域。接下来，在半导体衬底10之上形成包括栅极介质层30、栅极导体34和可选的间隔物35的构图的栅极叠层。可以使用在此未详细描述的常规CMOS处理步骤容易地实施沟槽隔离区域12的构图的栅极叠层的形成。

然后，使用构图的栅极叠层作为掩模，用于随后进行第一掩蔽的预非晶化注入(PAI)、n-型S/D扩展注入、可选的p型晕圈(halo)注入，和第一碳注入，从而在半导体衬底10中形成第一组非晶区域13，如图2中所示。这样的非晶区域13包括n-型S/D扩展注入(由S/D扩展掺杂水平21指出)以及所注入的碳离子。可以使用常规CMOS处理步骤容易地实施n-型S/D扩展注入和可选的p型晕圈注入，因此在此并未详细描述。

通过离子轰击，实施第一预非晶化注入(PAI)，以非晶化在半导体衬底10的未掩蔽的区域中包含的单晶半导体材料，从而在邻近构图的栅极叠层的半导体衬底10中形成非晶区域13。任何合适的离子可以用于进行第一PAI步骤，通过所使用的离子的离子轰击能量、原子质量和注入剂量，基本上确定了非晶区域13的厚度。对于单晶硅，优选使用诸如Si、Ge、Xe、Si、P、As等的离子。然而，还可以通过其它离子轰击半导体衬底10的未掩蔽的区域。优选地，选择用于第一PAI步骤的离子剂量以完全非晶化半导体衬底10中的区域13，以便可以通过半导体衬底10上的固相外延(SPE)重结晶非晶区域13，从而在相对低的退火温度下重新形成单晶半导体材料。当在第一PAI步骤期间使用锗时，优选采用范围为约5×10¹³/cm²至约1×10¹⁵/cm²的锗离子剂量。

注意，以一定的能量水平和一定的剂量注入扩展掺杂剂和碳原子可以导致自非晶化注入的区域。在这样的情况下，则第一PAI步骤不是必要的。

可以以任何合适的能量水平进行第一碳注入。优选但不必须，以范围约0.5KeV到约15KeV并且更优选地约1KeV到约10KeV的相对低的能量水平进行第一碳注入(即，与随后的第二碳注入步骤相比)。因为注入能量水平决定注入深度，所以碳离子优选但非必须地存在于非晶区域13中的第一相对浅的深度处(即，与通过第二碳注入步骤形成的碳注入相比)。可选地，可以以相对高的能量水平或以基本上相同的能量水平(即，与随后的第二碳注入步骤相比)进行第一碳注入，以便碳注入相应地存在于非晶区域13的相对深的深度处或近似相同的深度处(即，与通过第二碳注入步骤形成的碳注入相比)。

典型地，以相对低的碳剂量进行第一碳注入(即，与随后的第二碳注入步骤相比)，该相对低的碳剂量优选约1×10¹⁴/cm²到约1×10¹⁶/cm²，并且更优选约5×10¹⁴/cm²到约5×10¹⁵/cm²。因为注入剂量决定注入的碳浓度，所以碳注入以第一相对低的浓度(即，与随后的第二碳注入步骤相比)存在于非晶区域13中。

在形成碳替位的非晶区域13之后，可选地在半导体衬底之上沿构图的栅极叠层的侧壁形成侧壁间隔物36，如图3中所示。可选地，可以沿构图的栅极叠层的侧壁形成牺牲掩蔽结构(未示出)，取代偏移(offset)间隔物36或在偏移间隔物36上。随后，在制造方法之后，从产生的n-FET结构去除这样的牺牲掩蔽结构。

然后使用构图的栅极叠层和侧壁间隔物36共同作为进行第二PAI n-型S/D注入和第二碳注入的掩模，从而在半导体衬底10中形成第二组非晶区域15，如图3中所示。这样的第二组非晶区域15包括n-型S/D注入(由S/D掺杂水平23指示)以及所注入的碳离子。

使用常规CMOS处理步骤可以容易地实施n-型S/D注入，因此在此并未详述。

使用构图的栅极叠层和侧壁间隔物36(或可选地，牺牲偏移掩蔽结构)作为掩模实施第二PAI，以非晶化半导体衬底10的不同区域，并且在邻近第一组非晶区域13的半导体衬底10中形成第二组非晶区域15，如图3中所示。相同或不同的离子可以用于进行第一和第二PAI步骤，但重要的是应该注意在第二组非晶区域15中注入的碳浓度比第一组非晶区域13中的高。

优选地，选择用于第二PAI步骤的离子剂量以完全非晶化半导体衬底10中的区域15，以便可以通过半导体衬底10上的固相外延(SPE)重结晶这样的非晶区域15，以重新形成单晶半导体材料。当在第二PAI步骤期间使用锗时，优选采用范围为约5×10¹³/cm²至约2×10¹⁵/cm²的锗离子剂量。

注意到以一定的能量水平和一定的剂量注入S/D掺杂剂和碳原子，可以自非晶化注入的区域。在这样的情况下，则第二PAI步骤是不必要的。

可以以任何适宜的能量水平进行第二碳注入。优选但非必须，以从约1KeV至约25KeV并且更优选约1KeV至约15KeV的相对高的能量水平(即，与第一碳注入步骤相比)进行第二碳注入。因为注入能量水平决定注入深度，碳注入优选但非必须地存在于非晶区域15中的第二相对深的深度处(即，与通过第一碳注入步骤形成的碳注入相比)。可选地，以相对低的能量水平或基本上相同的能量水平(即，与第一碳注入步骤相比)进行第二碳注入，以便相应地碳注入存在于非晶区域中相对浅的深度或近似相同的深度处(即，与通过第一碳注入步骤形成的碳注入相比)。

典型地，以相对高的碳剂量(与第一碳注入剂量相比)进行第二碳注入，该相对高的碳剂量优选约5×10¹⁴/cm²至约2×10¹⁶/cm²，并且更优选约1×10¹⁵/cm²至约1×10¹⁶/cm²。如上所述，注入剂量决定注入浓度。因此，碳注入以与非晶区域13中的浓度相比的第二相对高的浓度存在于非晶区域15中。

在形成第一组和第二组碳替位的非晶区域13和15之后，然后通过退火重结晶非晶区域13和15，完成固相外延(SPE)，并且在其下的衬底10的未非晶化的区域之上的区域13和15中重新形成单晶半导体材料(然而，现在单晶半导体材料是碳原子掺杂的)。可以以任何方式，其包括但不局限于：炉退火、快速热退火(RTA)、闪光退火、和激光退火，容易地实施退火。在本发明的特定的优选实施例中，实施闪光退火或激光退火步骤，以重结晶碳替位的非晶区域13和15。

相应地，在半导体衬底10中形成第一和第二构图的应力源层14和16，第一和第二构图的应力源层14和16包括碳替位的单晶半导体材料，如图4中所示。具体地，第一构图的应力源层14具有第一相对低的替位碳浓度，以及第二构图的应力源层16具有第二相对高的替位碳浓度。

第一和第二构图的应力源层14和16可以位于半导体衬底10中的基本上相同的深度处或者显著不同的深度处。在通过图1-4示例的特定的实施例中，第一构图的应力源层位于半导体衬底10中的第一相对浅的深度处，而第二构图的应力源层位于半导体衬底10中的第二相对深的深度处。然而，可以很容易地理解到本发明宽泛地覆盖其它可选的实施例，其中与第二构图的应力源层16相比，第一构图的应力源层14位于半导体衬底10中的相对深的深度处或者近似相同的深度处。

另外，S/D注入、扩展注入、和构图的栅极叠层共同确定了n-FET，该n-FET具有S/D区域22和24、S/D扩展区域26和28、沟道区域30以及位于沟道区域30之上的构图的栅极叠层，如图4中所示。第一构图的应力源14包括两部分，该两部分分别位于产生的n-FET的S/D扩展区域26和28。第二构图的应力源16同样包括两部分，该两部分分别位于产生的n-FET的S/D区域22和24，如图4所示。

此外，可以实施硅化方法以形成S/D硅化物接触层22A和22B以及栅极硅化物接触层34A，如图1所示，还可以实施常规后段制程(BEOL)处理步骤以完成n-FET器件结构。S/D硅化物接触层22A和22B覆盖第二构图的应力源层16，并且其还覆盖第一构图的应力源层14的至少一部分。硅化和BEOL方法在现有技术中是公知的，因此在此并未详述。

本发明的n-FET器件使用双应力源结构以将所希望的拉伸应力施加到n-FET器件的沟道区域，而最小化晶体缺陷和间隙碳原子对n-FET器件性能的潜在的不利影响。因此，在本发明的n-FET器件中实现了改善的应力结构，而没有折衷n-FET器件的性能。

注意，在这些未按比例绘制的附图中，通过相同的参考标号表示相同和/或相应的部件。还应该注意到，在附图中，在半导体衬底上仅示出了一个FET。虽然对这样的实施例进行了示例，但是本发明并不局限于在半导体衬底上形成任何特定数目的FET。

虽然根据本发明的特定实施例，图1-4示例性地示范了示例性的n-FET结构以及用于制造该n-FET结构的示例性处理步骤，但是应该清楚，根据以上描述，本领域的普通技术人员可以容易地修改在此示例的器件结构和方法步骤以适应特定的应用要求。例如，虽然图1-4仅仅示出了本发明的双应力源结构而没有任何其它的应力诱导结构，但是应该理解到可以容易地结合例如应力诱导衬里或帽层的其它公知的应力诱导结构来使用该双应力源结构，以进一步改善本发明的n-FET中的电子迁移率。因此，应该认识到，本发明并不局限于以上示例的特定实施例，而是可以在效用上扩展到任何其它的修改、变化、应用、以及落入本发明的精神和范围内的实施例。