使用体半导体晶片形成改善的SOI衬底

摘要

本发明涉及具有一个或多个器件区域(2、4、6)的绝缘体上半导体(SOI)衬底。每个器件区域至少包括掩埋绝缘体层(14)位于其间的基础半导体衬底层(12)和半导体器件层(16)，同时通过一个或多个垂直绝缘柱(22)支撑所述半导体器件层(16)。优选地，每个所述垂直绝缘柱(22)具有在所述基础半导体衬底层(12)与所述半导体器件层(16)之间延伸的突出部。可以由前体衬底结构容易地形成本发明的SOI衬底，所述前体衬底具有"浮置"半导体器件层，所述"浮置"半导体器件层通过空气隙(15)与所述基础半导体衬底层分离并由一个或多个垂直绝缘柱(22)支撑。优选地，通过选择性地去除位于所述基础半导体衬底层(12)与所述半导体器件层(16)之间的牺牲层(13)来形成空气隙(15)。

说明书

技术领域

本发明涉及改善的绝缘体上半导体(SOI)衬底。更具体而言，本发明涉及SOI衬底，所述SOI衬底每一个都具有包括半导体器件层的一个或多个器件区域，所述半导体器件层通过掩埋绝缘体层与基础衬底层隔离并由一个或多个垂直绝缘柱支撑，并涉及可以用于形成这样的SOI衬底的方法和前体结构。

背景技术

在半导体处理中，绝缘体上半导体(SOI)技术变得日益重要。SOI衬底结构典型地包括掩埋绝缘层，其功能是将顶半导体器件与基础半导体衬底电隔离。优选地，在SOI衬底的顶半导体器件层中形成例如晶体管的有源器件。

使用SOI技术形成的器件(即，SOI器件)提供了许多优于体器件的优点，包括但不限于：减少结泄漏、减少结电容、减少短沟道效应、更好的器件性能、更高的封装密度和更低的电压要求。

因此，希望通过体半导体衬底形成SOI衬底。一种通过体硅衬底形成SOI衬底的常规方法，包括如下步骤：选择性地掩蔽体硅衬底表面上的特定区域，接着通过阳极氧化在硅衬底表面上的未掩蔽的区域形成多孔硅。掩蔽区域的硅没有被多孔化，从而形成实体(solid)硅柱。然后，在硅衬底的多孔和非多孔的部分上生长硅层。通过在随后生长的硅层中形成开口，暴露硅衬底的多孔部分并由此将其选择性地去除，以便在随后生长的硅层之下形成空洞区域，而在此过程期间，非多孔的硅柱为硅层提供了必要的结构支撑。最终，用绝缘体材料填充空洞区域以在所述硅层之下形成掩埋绝缘体膜，从而形成SOI衬底。

图1A示出了通过上述常规方法形成的SOI衬底的顶视图，而图1B和1C分别示出了这样的SOI衬底沿线I和线II的截面图。具体而言，常规SOI衬底包括位于基础衬底12之上并且被沟槽隔离区域20围绕的器件区域2。栅极介质层3和栅极电极5位于其上的半导体器件层16位于器件区域2。半导体器件层16通过掩埋绝缘体层14与基础衬底12分离，从而形成SOI结构。硅柱11位于器件区域2的边缘，如图1A和1C所示。在形成掩埋绝缘体层14之前，硅柱11提供了用于半导体器件层16的结构支撑。

然而，在上述常规SOI衬底结构中，硅柱11从基础衬底12延伸穿过掩埋绝缘体层14直到与部分的半导体器件层16交叠，如图1C所示。硅柱11与半导体器件层16之间的交叠部分的性质更像体结构而不是SOI结构，这破坏了由真正的SOI衬底所提供的优点。

另外，用于形成这样的常规SOI衬底结构的处理步骤不可避免地包括没有缩放(scale)好的对准误差和工艺偏差。因此，当器件结构从90nm缩放到45nm时，器件性能将进一步下降。

因此，需要改善的SOI衬底，所述衬底可以使用体半导体结构形成，而不破坏真正的SOI结构的优点或者当器件尺寸低于45nm时不降低器件的性能。

还需要一种制造改善的SOI衬底的简单并有效的方法。

发明内容

一方面，本发明涉及一种包括一个或多个器件区域的绝缘体上半导体(SOI)衬底，每一个器件区域至少包括掩埋绝缘体层位于其间的基础半导体衬底层和半导体器件层，其中通过一个或多个垂直绝缘柱支撑每个器件区域的所述半导体器件层。

另一方面，本发明涉及一种包括至少一个器件区域的前体衬底结构，所述器件区域至少具有空气(air)隙位于其间的基础半导体衬底层和半导体器件层，其中通过一个或多个垂直绝缘柱支撑所述半导体器件层。

在又一方面，本发明涉及一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：

形成衬底结构，所述衬底结构至少包括牺牲层位于其间的基础半导体衬底层和半导体器件层；

构图所述衬底结构以形成由一个或多个绝缘沟槽限定的一个或多个器件区域，其中每一个器件区域包括牺牲层位于其间的基础半导体衬底层和半导体器件层；

形成一个或多个绝缘体带，所述一个或多个绝缘体带每一个都至少具有在所述隔离沟槽中的一个的侧壁上的垂直部分和在所述器件区域中的一个的上表面上的水平部分；

从每一个器件区域选择性地去除所述牺牲层以在所述基础半导体衬底层与所述半导体器件层之间形成空气隙，其中所述一个或多个绝缘体带的所述垂直部分形成垂直绝缘体柱以支撑所述半导体器件层；以及

使用绝缘体材料填充每一个器件区域中的所述空气隙以在所述基础半导体衬底层与所述半导体器件层之间形成掩埋绝缘体层。

上述方法还包括使用绝缘沟槽填充材料填充所述隔离沟槽并平坦化所述衬底结构以去除所述绝缘体带的所述水平部分，由此形成基本上平坦的上表面。

优选但非必须，在构图所述衬底结构之后并且在形成所述绝缘体带之前，进行横向蚀刻以选择性地去除在每个器件区域中的所述牺牲层的周边部分。以该方式，随后形成的构图的绝缘体带的所述垂直部分包括在每个器件区域的所述基础半导体衬底层与所述半导体器件层之间延伸的突出部。

在又一方面，本发明涉及一种SOI衬底，包括至少两个器件区域，其中每一个器件区域至少包括掩埋绝缘体层位于其间的基础半导体衬底层和半导体器件层，并且其中所述器件区域的所述半导体器件层具有不同的厚度。

在又一方面，本发明涉及一种SOI衬底，包括至少两个器件区域，其中每一个器件区域至少包括掩埋绝缘体层位于其间的基础半导体衬底层和半导体器件层，并且其中所述器件区域的所述半导体器件层具有不同的晶体取向。

根据下面的公开和所附权利要求，本发明的其它方面、特征和优点将更显而易见。

附图说明

图1A示出了包含位于器件区域的边缘处的硅柱的常规SOI衬底结构的顶视图；

图1B示出了图1A的常规SOI衬底结构沿线I的截面图；

图1C示出了图1A的常规SOI衬底结构沿线II的截面图；

图2A示出了根据本发明的一个实施例的包含具有突出部的垂直绝缘柱的示例性SOI衬底结构的截面图；

图2B示出了图2A的示例性SOI衬底结构的顶视图；

图3-11示例了根据本发明的一个实施例的用于形成包含了具有突出部的垂直绝缘柱的SOI衬底结构的示例性处理步骤；

图12示出了根据本发明的一个实施例的包含没有突出部的垂直绝缘柱的示例性SOI衬底结构的截面图；

图13-16示例了根据本发明的一个实施例的用于形成包含了没有突出部的垂直绝缘柱的SOI衬底结构的示例性处理步骤；

图17示出了根据本发明的一个实施例的包含不同厚度的半导体器件层的示例性SOI衬底结构的截面图，这样的半导体器件层由垂直绝缘柱支撑；

图18-23示例了根据本发明的一个实施例的用于形成包含不同厚度的半导体器件层的SOI衬底结构的示例性处理步骤；

图24示出了根据本发明的一个实施例的包含不同晶体取向的半导体器件层的示例性SOI衬底结构的截面图，这样的半导体器件层由垂直绝缘柱支撑；以及

图25-30示例了根据本发明的一个实施例的用于形成包含不同晶体取向的半导体器件层的SOI衬底结构的示例性处理步骤。

具体实施方式

在随后的描述中，为了提供对本发明的全面理解，将阐明大量的具体细节，例如特定的结构、部件、材料、尺寸、处理步骤和技术。然而，本领域的技术人员应该理解，本发明可以在没有这些特定细节的情况下实施。在另一实例中，为了避免模糊本发明，没有详细地描述公知的结构或处理步骤。

应该理解，当将例如层、区域或衬底的元件描述为“在另一元件上”或“在另一元件之上”时，其可以直接在其它元件上或者还可以存在中间元件。相反，当将元件描述为“直接在另一元件上”或“直接在另一元件之上”时，则不存在中间元件。还应该理解，当将元件描述为“在另一元件下”或“在另一元件之下”时，其可以直接在其它元件下或之下，或者可以存在中间元件。相反，当将元件描述为“直接在另一元件下”或“直接在另一元件之下”时，则不存在中间元件。

这里使用的术语“垂直”指垂直于衬底表面的方向或以小于60°的角度偏离这样的垂直方向的方向。

这里使用的术语“基本上平坦”指由小于约10nm的高度或深度的表面突出或下陷所限定的表面平整度。

本发明提供了包括用于支撑半导体器件层的垂直绝缘柱的改善的SOI衬底。更具体而言，本发明的每个SOI衬底都具有基本平坦的上表面并且都包括一个或多个器件区域，每个器件区域都至少包括掩埋绝缘体层位于其间的基础半导体衬底层和半导体器件层。通过一个或多个垂直绝缘柱支撑每个器件区域的半导体器件层。所述绝缘柱优选位于每个器件区域的边缘，但还可以位于每个器件区域中的任何的其它区域。

图2A示出了根据本发明的一个实施例的示例性SOI衬底结构的截面图。更具体而言，SOI衬底10包括三个器件区域2、4和6。器件区域2、4和6中的每一个从底部到顶部至少包括基础半导体衬底层12、掩埋绝缘体层14和半导体器件层16。在器件区域2、4和6的边缘处提供为半导体器件层16提供结构支撑的一个或多个垂直绝缘柱22。另外，每个垂直绝缘柱22都具有在半导体器件层16与基础半导体衬底层12之间延伸的至少一个突出部24，如图2A所示。图2B提供了SOI衬底10沿线III的顶视图。

基础半导体衬底层12可以包括任何半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其它III-V或II-VI族化合物半导体、或有机半导体结构。在本发明的一些实施例中，优选基础半导体衬底层12包括包含Si的半导体材料，即，包括硅的半导体材料。另外，基础半导体衬底层12可以是掺杂的、未掺杂的或者在其中包含掺杂和未掺杂的两种区域(未示出)。优选地，基础半导体衬底层12是未掺杂的或轻微p型掺杂的。虽然优选基础半导体衬底层12是体半导体结构，但是其还可以包括具有一个或多个掩埋绝缘体层的分层结构(未示出)。

掩埋绝缘体层14可以包括任何合适的绝缘体材料，并且其典型地包括晶相或非晶相的氧化物、氮化物或氧氮化物。掩埋绝缘体层14可以是同质的连续层或者其可以包括相对大的空腔或者微米或纳米尺寸的孔(未示出)。掩埋绝缘体层14的物理厚度可以依赖于具体的应用而宽范围地变化，但是厚度的优选范围为约10nm到约500nm，更优选约20nm到约200nm。

半导体器件层16可以包括任何半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其它III-V或II-VI族化合物半导体、或者有机半导体结构。在本发明的一些实施例中，优选半导体器件层16包括包含Si的半导体材料，即，包括硅的半导体材料。另外，半导体器件层16可以是掺杂的、未掺杂的或者在其中包括掺杂的和未掺杂的两种区域(未示出)。优选地，半导体器件层16是未掺杂的或是轻微p型掺杂的。半导体器件层16的物理厚度可以依赖于具体的应用而宽范围地变化，但是其优选范围约10nm到约200nm，更优选约50nm到约100nm。

优选地，器件区域2、4和6的上表面彼此共面，从而形成了SOI结构10的基本上平坦的上表面。可以在半导体器件层16之上提供可选的表面保护层18以便在平坦化期间保护层16。可选的表面保护层18可以包括任何合适的可以用作平坦化停止层的材料。优选地，可选的表面保护层18包括氮化硅并且具有约40nm到约100nm的厚度。

垂直绝缘柱22可以包括任何合适的绝缘体材料，例如氧化物、氮化物或氧氮化物。在本发明的特定的优选但非必须的实施例中，垂直绝缘柱22包括保形(conformal)氧化物材料。这样的氧化物材料为半导体器件层16提供了极好的结构支撑。另外，热氧化物材料提供了形成柱结构22所要求的保形性，柱结构22良好地粘附在半导体器件层16的侧壁上并包括在半导体器件层16与基础半导体衬底层12之间延伸的突出部24。

典型地，在SOI衬底10中形成一个或多个隔离区域20以在邻近的器件区域2、4和6之间提供隔离。隔离区域20可以是沟槽隔离区域或场氧化物隔离区域。优选地，隔离区域20是通过本领域的技术人员公知的常规沟槽隔离方法形成的沟槽隔离区域。例如，可以使用光刻、蚀刻并以沟槽介质填充沟槽来形成沟槽隔离区域20。用于形成沟槽的介质材料可以是任何合适的介质材料，并优选非保形介质材料。可选地，可以在沟槽填充之前在沟槽中形成衬里，在沟槽填充之后进行致密化步骤并在沟槽填充之后进行平坦化方法。可选地，隔离区域20是利用所谓的硅的局域氧化方法形成的场氧化物隔离区域。

可以通过低成本的简单方法由体半导体衬底容易地形成上述改进的SOI衬底结构。下面将参考图3-11更详细地示例这样的方法。

图3示出了可以包含或不包含任何掩埋绝缘体层的基础半导体衬底层12。优选地，基础半导体衬底层12具有在其中没有掩埋绝缘层的体半导体结构并是未掺杂的或轻微p型掺杂的。然后进行掺杂剂注入步骤以将n型掺杂剂种(species)注入到基础半导体衬底层12的上表面中，由此形成包括n掺杂的半导体的牺牲层13。然后，可以通过选择性地去除在未掺杂或轻微p型掺杂的半导体上的n型掺杂半导体的蚀刻步骤去除牺牲层13，用于形成掩埋绝缘体层(将在下文中更详细地描述)。

在特定但非限制的实例中，以从约1Kev到约150Kev范围内的能量水平和约1E14原子/cm²到约1E16原子/cm²范围的掺杂剂剂量实施掺杂剂注入步骤。为了激活在n型掺杂半导体层13中的掺杂剂种，随后以约650℃到约1300℃的退火温度进行快速热退火(RTA)。还可以通过其它掺杂技术形成n型掺杂的半导体层13，例如从掺杂层或蒸气的固态扩散。优选地，如此形成的n型掺杂的半导体牺牲层13包括浓度范围约1×10¹⁹/cm³到约1×10²¹/cm³的例如磷(P)、砷(As)、锑(Sb)等的n型掺杂剂种。牺牲层13的物理厚度与将形成的掩埋绝缘体层14的厚度基本相同。优选地，牺牲层具有约10nm到约500nm的厚度，并且更优选具有约20nm到约200nm的厚度。

注意，牺牲层13不局限于上述n型掺杂的半导体，并且牺牲层13还可以包括可以从下面的基础半导体层12和将在牺牲层13上形成的半导体器件层16之上选择性地去除的其它材料。可以用于形成牺牲层13的其它可去除的材料包括但不限于：多孔半导体、SiGe和SiGeC。

在形成牺牲层13之后，通过外延生长在牺牲层13的顶上形成半导体器件层16，如图4所示。因此，半导体器件层16具有与在其上生长了层16的衬底(即牺牲层13)相同的晶体结构和晶面取向。还可以在半导体器件层16之上形成可选的表面保护层18，如图5所示。

然后，构图包括基础半导体衬底层12、牺牲层13和半导体器件层16以及可选的表面保护层18的分层的衬底结构10以形成通过一个或多个隔离沟槽30限定的一个或多个器件区域2，如图6A所示。图6B示出了构图的衬底结构10的顶视图。

可以通过首先在分层的衬底结构10上淀积均厚(blanket)介质硬掩模层(未示出)，接着进行构图分层的衬底结构10的常规光刻和蚀刻步骤来进行分层的衬底结构10的构图，如图6A所示。具体地，光刻步骤包括：在介质硬掩模层的上表面施加光致抗蚀剂(未示出)、将光致抗蚀剂暴露到希望的辐射图形以及利用常规的抗蚀剂显影剂显影曝光的光致抗蚀剂。然后，利用一个或多个干法蚀刻步骤将光致抗蚀剂中的图形转移到介质掩模层和分层的衬底结构10中以形成一个或多个器件区域2，如图6A和6B所示。在一些实施例中，可以在将图形转移到介质掩模层中之后去除构图的光致抗蚀剂，并且随后在完成了分层的衬底结构10的蚀刻之后去除介质掩模层。在另一实施例中，在完成蚀刻之后去除构图的光致抗蚀剂和介质掩模层。

随后，进行横向蚀刻步骤以通过隔离沟槽30的侧壁选择性地去除牺牲层13的周边部分以在沟槽侧壁上形成凹陷32，如图7所示。如上文所述，当牺牲层13包括n型掺杂的半导体材料时，优选使用等离子体蚀刻步骤进行横向蚀刻步骤，以便选择性地蚀刻在基础半导体层12和半导体器件层16所包含的未掺杂或轻微p型掺杂的半导体材料之上的牺牲层13所包含的n型掺杂的半导体材料。可以使用基于氯和/或溴的等离子体化学以获得约500:1的n型掺杂的硅相对于未掺杂或轻微p型掺杂的硅的选择性。能够进行这样的横向蚀刻步骤的等离子体蚀刻设备的实例是LAM ResearchCorp(加利福尼亚，弗里蒙特，(Fremont，California))制造的9400感应耦合等离子体源(ICP)等离子蚀刻设备。在ICP设备中，使用两个射频(RF)电源，包括用于产生等离子体的上电源和用于保持蚀刻偏压的下电源。还可以使用例如由Applied Materials(加利福尼亚，圣克拉拉(Santa Clara，California))或Tokyo Electron Limited(日本，东京)制造的其它ICP系统。

可选地，还可以使用湿法蚀刻进行横向蚀刻步骤用于选择性地去除牺牲层13中的n型掺杂的半导体材料。

接下来，在包括绝缘沟槽30的侧壁和器件区域2的上表面的图7的整个结构之上淀积保形绝缘体层19。保形绝缘体层19的一部分填充了沟槽侧壁上的凹陷32，从而形成在基础半导体层12和半导体器件层16之间的类突出部结构，如图8所示。

保形绝缘体层19包括任何合适的绝缘体材料，例如氧化物、氮化物或氧氮化物。并且可以通过例如氧化、氮化或氧氮化的热生长方法形成保形绝缘体层19。可选地，保形绝缘体层19可以通过例如化学气相淀积(CVD)、等离子体辅助CVD、原子层淀积(ALD)、蒸发、反应溅射、化学溶液淀积和其它类似的淀积方法的淀积方法形成。在本发明的特定优选但非必须的实施例中，保形绝缘层19包括保形氧化物材料。

然后，通过常规光刻和蚀刻来构图保形绝缘体层19以在每个器件区域2之上形成一个或多个绝缘体带19A，如图9A所示。更具体而言，光刻步骤包括：在保形绝缘层19之上施加光致抗蚀剂(未示出)、将光致抗蚀剂暴露到希望的辐射图形(限定了将要形成绝缘体带19A的区域)并利用常规抗蚀剂显影剂显影曝光的光致抗蚀剂。然后，利用一个或多个湿法/干法蚀刻步骤将在光致抗蚀剂中的图形转移到保形绝缘层19中以形成一个或多个绝缘体带19A，如图9A所示。当表面保护层18包括氮化物并且保形绝缘体层包括氧化物时，优选地使用包括氢氟酸(HF)的湿法蚀刻溶液以选择性地去除保形绝缘体层19的未掩蔽的部分并停止在表面保护层18处。

图9B示出了器件区域2中的一个的沿穿过一个绝缘体带19A的线IV的截面图。绝缘体带19A包含覆盖器件区域2的上表面的至少水平部分和覆盖隔离沟槽30的侧壁的至少垂直部分，如图9B所示。从而，绝缘体带19A的垂直部分形成了附着到半导体器件层16和基础半导体衬底层12的侧壁的至少垂直绝缘体柱22。另外，部分垂直绝缘体柱22延伸到半导体器件层16与基础半导体衬底层12之间的凹陷中以形成突出部24。

图9C示出了器件区域2中的一个沿延伸穿过没有被任何绝缘体带覆盖的区域的线V的截面图。在该区域中，半导体器件层16的侧壁、牺牲层13和基础半导体衬底层12仍然被暴露，并且在该区域中，半导体器件层16与基础半导体衬底层12之间的凹陷仍然未被填充。

然后，实施与上文描述的蚀刻步骤相似的附加横向蚀刻步骤以通过未被绝缘体带19A覆盖的暴露的隔离沟槽侧壁选择性地去除整个牺牲层13。随后，在基础半导体衬底层12与半导体器件层16之间形成空气隙15，如图10A所示。以该方式，半导体器件层16变为“浮置”在基础半导体衬底层12之上。通过垂直绝缘体柱22及其突出部为浮置半导体器件层16提供结构支撑。图10B示出了基础半导体衬底层12、浮置半导体器件层16、绝缘体带19A和具有突出部24的垂直绝缘体柱22的三维(3D)侧视图，并且图10C示出了这些结构的上视图。

在附加的横向蚀刻步骤之后，用绝缘体材料填充在基础半导体衬底层12与半导体器件层16之间的空气隙15以形成掩埋绝缘体层14，如图11所示。可以使用例如氧化物、氮化物或氧氮化物的任何合适的绝缘体材料来填充空隙15。优选地，使用Applied Materials(圣克拉拉，CA)销售的商品名为HARP^TM的高纵横比轮廓材料(profile material)填充空气隙15并形成连续的同质的掩埋绝缘体层14。可选地，使用中到低纵横比轮廓的绝缘体材料形成其内具有空洞的掩埋绝缘体层14。另外，掩埋绝缘体层14可以包括其内具有微米或纳米尺寸的孔的多孔介质材料。

接下来，用沟槽介质材料填充隔离沟槽30以形成沟槽隔离20，然后进行例如化学机械抛光(CMP)的平坦化步骤以去除位于沟槽30外部的多余的沟槽隔离材料并去除绝缘体带19A的水平部分，从而形成具有基本上平坦的上表面的SOI衬底结构10，如图11所示。

注意，虽然图2-11示例了根据本发明的特定实施例的示例性SOI衬底和可用于形成这样的示例性SOI衬底的处理步骤，但是应该理解，本领域的技术人员可以容易地修改衬底结构和处理步骤以适应具体的应用要求，而与上面的描述一致。例如，虽然图2-3和11所示的示例性SOI衬底包括以特定的方式排列的特定数量的垂直绝缘体柱，但是可以容易地理解本发明的SOI衬底可以包括以任何方式排列的任何数量的垂直绝缘体柱。对于另一实例，虽然图3-4示出了通过表面掺杂剂注入首先形成n型掺杂的半导体牺牲层13，接着通过半导体的外延生长形成半导体器件层16，来形成分层衬底结构10，但是应该理解这样的分层衬底结构10还可以通过单一的深掺杂剂注入步骤形成，该单一的深掺杂剂注入步骤在体半导体衬底的预定深度形成n型掺杂的半导体牺牲层13。以该方式，体半导体衬底的位于层13之下的部分限定了基础衬底层12并且体半导体衬底的位于层13之上的部分限定了半导体器件层16。因此，不再需要随后的外延生长步骤。

另外，虽然图2-3和11示出了具有突出部的垂直绝缘体柱，但是在本发明的可选的实施例中还提供了没有突出部的垂直绝缘体柱。图12示出了具有与图2示出的衬底基本上相同的结构部件的SOI衬底10，除了图12中的垂直绝缘体柱22没有任何的突出部以外。

图13-16示例了根据本发明的可选的实施例的用于形成这样的SOI衬底结构的示例性处理步骤，该SOI衬底结构具有无突出部的垂直绝缘体柱。

具体而言，如图6A和6B所示，在构图了分层的衬底结构10之后，在整个结构之上淀积保形绝缘体层19，而不进行图7中描述的横向蚀刻步骤。以该方式，沿隔离沟槽30的侧壁没有形成凹陷，并且保形绝缘体层19没有在基础半导体衬底层12与半导体器件层16之间延伸，如图13所示。

然后，通过常规光刻和蚀刻构图保形绝缘层19以在每个器件区域2之上形成一个或多个绝缘体带19A，如图14A所示，类似于上文参考图9A的描述。

图14B示出了器件区域2中的一个沿延伸穿过一个绝缘体带19A的线VI的截面图。绝缘体带19A包含覆盖器件区域2的上表面的至少水平部分和覆盖隔离沟槽30中的一个的侧壁的至少垂直部分，如图14B所示。从而，绝缘体带19A的垂直部分形成了附着到半导体器件层16和基础半导体衬底层12的侧壁的至少垂直绝缘体柱22。注意，沿垂直绝缘柱22没有形成突出部，如图14B所示。

图14C示出了器件区域2沿延伸穿过未被任何绝缘体带覆盖的区域的线VII的截面图。在该区域中，半导体器件层16、牺牲层13和基础半导体衬底层12的侧壁仍然暴露。

然后，进行类似于上述横向蚀刻步骤的横向蚀刻步骤以通过未被绝缘体带19A覆盖的暴露的隔离沟槽侧壁选择性地去除整个牺牲层13。随后，在基础半导体衬底层12与半导体器件层16之间形成空气隙15，如图15A所示。以该方式，半导体器件层16变为“浮置”在基础半导体衬底层12之上。通过无突出部的垂直绝缘体柱22为浮置半导体器件层16提供了结构支撑。图15B示出了基础半导体衬底层12、浮置半导体器件层16、绝缘体带19A和无突出部的垂直绝缘体柱22的三维(3D)侧视图，并且图10C示出了这些结构的3D上视图。

在附加的横向蚀刻步骤之后，用绝缘体材料填充在基础半导体衬底层12与半导体器件层16之间的空气隙15以形成掩埋绝缘体层14，并且用沟槽介质材料填充隔离沟槽30以形成沟槽隔离20。然后，进行CMP或其它的平坦化步骤以去除位于沟槽30外部的多余的沟槽隔离材料并去除绝缘体带19A的水平部分。从而形成具有基本上平坦的上表面的SOI衬底结构10，如图16所示。

上文描述的本发明的SOI衬底在整个有源器件区域中提供了真正的SOI构造，并由此提供了SOI结构的全部优点。另外，用于制造这样的SOI衬底的方法不需要完美对准垂直绝缘体柱。从而，器件性能不再受潜在的对准误差的影响。

在一些实施例中，希望提供一种SOI衬底，其中在不同的器件区域中具有不同厚度的半导体器件层。因此，本发明在特定的实施例中提供了一种包括具有不同厚度的半导体器件层的两个或更多的器件区域的SOI结构，如图17所示。具体而言，SOI衬底10包括三个器件区域2、4和6，三个器件区域分别包含半导体器件层16A、16B和16C以及掩埋绝缘体层14A、14B和14C。如图17所示，半导体器件层16A和16C具有显著大于层16B的平均厚度(T₂)的平均厚度(T₁)。相应地，掩埋绝缘体层14A和14C所处的深度大于层16B的深度。

可以通过类似于上文描述的处理步骤的处理步骤容易地形成图17的SOI结构，除了使用略微不同的掺杂剂注入工艺形成具有不同厚度的半导体器件层的未构图、分层的衬底结构以外。换句话说，未构图、分层的衬底结构包含这样的n型掺杂的牺牲半导体层，该n型掺杂的牺牲半导体层具有位于衬底结构的不同深度处的不同部分。然后，构图这样的未构图、分层的衬底结构以形成具有不同厚度的半导体器件层的两个或更多的器件区域。

图18-23示例了包含至少两个掺杂剂注入步骤的示例性掺杂剂注入方法，用于形成具有位于分层的衬底结构的两个不同深度处的至少两部分的n型掺杂的牺牲半导体层。

图18示出了第一掩蔽的掺杂剂注入步骤，在该步骤期间在基础半导体衬底层12的第一区域之上选择性地形成n型掺杂的牺牲半导体层的第一部分13A，而通过屏蔽掩模34保护层12的第二区域不被掺杂剂注入。

在第一掺杂剂注入步骤之后去除屏蔽掩模34，并且进行半导体材料的外延生长，以便将n型掺杂的牺牲半导体层的第一部分13A掩埋在随后生长的外延半导体材料中，如图19所示。

接下来，进行第二掩蔽的掺杂剂注入步骤，在该步骤期间由另一个屏蔽掩模36覆盖包含n型掺杂的牺牲半导体层的第一部分13A的基础半导体衬底层12的第一区域，而在基础半导体衬底层12的第二区域上形成n型掺杂的牺牲半导体层的第二部分13B，如图20所示。

然后，在第二掺杂剂注入步骤之后去除屏蔽掩模36，并且再次进行半导体材料的外延生长，以便同样将n型掺杂的牺牲半导体层的第二部分13B掩埋在随后生长的外延半导体材料中，如图21所示。在n型掺杂的牺牲半导体层的第一部分13A上形成的随后生长的外延半导体材料构成半导体器件层的较厚的第一部分16A，并且在n型掺杂的牺牲半导体层的第二部分13B上形成的外延半导体材料构成了半导体器件层的较薄的第二部分16B。可以在半导体器件层的部分16A和16B上形成可选的表面保护层18，从而形成了这样的未构图的分层的衬底10，该衬底10包含的半导体器件层具有不同厚度的两个不同部分16A和16B。

然后，构图这样的未构图的分层的衬底10以形成通过隔离沟槽30互相隔离并包括不同厚度(T₁和T₂)的两个不同的半导体器件层16A和16B的至少两个不同的器件区域2和4，如图23所示。

还可以通过单一的掺杂剂注入步骤形成图22的未构图的分层的衬底10。具体而言，首先提供体半导体衬底，接着选择性地掩蔽体半导体衬底的一部分。调整掩蔽层的厚度以便其仅减弱了(retard)掺杂剂注入(即，与预定的量减小注入深度)但是没有完全屏蔽在体半导体衬底的剩余的未掩蔽部分中的掺杂剂注入。以该方式，可以进行单一的掺杂剂注入步骤来形成这样的n型掺杂的半导体牺牲层，该n型掺杂的半导体牺牲层的不同部分位于体半导体衬底的不同深度。

在一些实施例中，希望提供在不同的器件区域中具有不同厚度的半导体器件层的SOI衬底。因此，本发明的一个特定的实施例提供一种SOI结构，其包括具有不同厚度的半导体器件层的两个或更多的器件区域，如图17所示。

最近发现，具有混合晶体取向的衬底尤其适用于改善互补金属氧化物半导体(CMOS)电路的器件性能。例如，沿硅的{100}晶面电子具有高迁移率而沿硅的{110}晶面空穴具有高迁移率。一方面，沿{100}晶面，空穴迁移率的值约为沿这样的晶面的对应的电子空穴迁移率的值约1/4到1/2。另一方面，沿{110}硅表面的空穴迁移率的值约是沿{100}硅表面的空穴迁移率值的约2倍。但是沿{110}表面的电子迁移率相比于沿{100}表面的电子迁移率明显下降。因此，因为沿{110}面的良好的空穴迁移率，所以{110}硅表面适合于形成p型沟道场效应晶体管(p-FET)器件，这导致了p-FET中的较高的驱动电流。然而，这样的表面却完全不适合于形成n型沟道场效应晶体管(n-FET)器件。因为沿{100}面增强的电子迁移率，所以{100}硅表面适合于形成n-FET器件，这导致了n-FET中的较高的驱动电流。

因此，希望提供上述的SOI衬底，而且该SOI衬底还具有混合晶体取向。具体而言，这样的SOI衬底包含具有不同晶体取向的半导体层的至少两个器件区域。当该至少两个器件区域中的半导体器件层包括单晶硅时，优选不同的晶体取向选自硅的<100>、<110>和<111>晶向。

图24示出了包括器件区域2、4和6的这样的SOI衬底10。在SOI衬底10中的基础半导体衬底层12具有位于器件区域2和6中的第一晶体取向的第一部分12A，和位于器件区域4中的不同的第二晶体取向的第二部分12B。相应地，在SOI衬底10中的半导体衬底层12同样包括位于器件区域2和6中的第一晶体取向的第一部分16A，和位于器件区域4中的不同的第二晶体取向的第二部分16B。

可以通过类似于上文描述的处理步骤的处理步骤容易地形成图24的SOI结构，除了首先需要形成具有不同晶体取向的不同部分的半导体器件层的未构图、分层的衬底结构，然后构图所述未构图、分层的衬底结构以形成具有不同晶体取向的半导体器件层的两个或更多的器件区域之外。使用一个或多个晶片接合、掺杂剂注入、非晶化(amorphization)注入、重结晶和外延生长步骤可以容易地形成这样的未构图、分层的衬底结构。

图25-30示例了用于形成具有不同晶体取向的不同部分的半导体器件层的未构图、分层的衬底结构的示例性方法。

首先通过公知的晶片接合技术将第一晶体取向的第一半导体层12A接合到不同的第二晶体取向的第二半导体层12B上，形成基础半导体衬底层12，如图25所示。

接下来，进行掺杂剂注入步骤以向第一半导体层12A的上表面注入n型掺杂剂种，从而形成n型掺杂的牺牲半导体层13，如图26所示。

然后，使用屏蔽掩模38进行掩蔽的非晶化注入步骤以形成延伸穿过n型掺杂牺牲半导体层13和第一半导体层12A进入第二半导体层12B的至少一个非晶半导体区域40，如图27所示。非晶半导体区域40的上部包含预先注入的n型掺杂剂种。

重结晶在第二基础半导体层12B之上的非晶半导体区域40形成扩展了层12B并由此具有与层12B相同的晶体取向(即，不同的第二晶体取向)的重结晶区域。重结晶区域的上部包含不同的第二晶体取向的n掺杂的半导体，如图28所示。

然后，去除屏蔽掩模40，并进行半导体的外延生长以形成包含第一部分16A和第二部分16B的半导体器件层，该半导体器件层的第一部分16A生长在重结晶区域12B外部的第一基础半导体层12A之上，而半导体器件层的第二部分16B生长在重结晶区域12B之上。以该方式，半导体器件层的第一部分16A具有与第一基础半导体层12A的晶体取向(即第一晶体取向)相同的晶体取向并且半导体器件层的第二部分16B具有与重结晶区域12B的晶体取向相同的晶体取向(即，不同的第二晶体取向)，如图29所示。

可以在半导体器件层的两部分16A和16B上形成可选的表面保护层18，从而形成未构图的分层的衬底10，其中该衬底10包含具有不同晶体取向的两个不同的部分16A和16B的半导体器件层，如图29所示。

然后，构图这样的未构图的分层的衬底10以形成通过隔离沟槽30互相隔离并包括不同晶体取向的半导体器件层16A和16B的不同的器件区域2、4和6，如图30所示。

注意，虽然上述处理步骤在非晶化和重结晶步骤之前形成n型掺杂的牺牲半导体层13，但是应该理解，还可以在非晶化和重结晶步骤之后形成n型掺杂的牺牲半导体层13。另外，可以在半导体器件层的外延生长之后通过深掺杂剂注入形成n型掺杂的牺牲半导体层13。

当上述描述示例了本发明的特定实施例时，应该认识到本发明没有受到如此的限制，而是在效用上可以延伸到任何其它的修改、变化、应用和实施例，因此所有这样的其它的修改、变化、应用和实施例都被认为包括在本发明的精神和范围内。

工业适用性

本申请在半导体器件领域中具有效用，更具体而言，在制造改善的绝缘体上半导体(SOI)衬底的方法中具有效用。