浅沟槽隔离区、浅沟槽隔离区掩膜版及浅沟槽隔离区制造方法

摘要

一种浅沟槽隔离区，位于半导体衬底上的相邻有源区之间，所述浅沟槽隔离区内包含至少两个浅沟槽，各所述浅沟槽间隔分布于所述浅沟槽隔离区内。各所述浅沟槽均匀分布于所述浅沟槽隔离区内；或者，各所述浅沟槽非均匀分布于所述浅沟槽隔离区内；各所述浅沟槽的尺寸相同；或者，各所述浅沟槽的尺寸不同。相应地，本发明还提供了一种浅沟槽隔离区掩膜版和一种浅沟槽隔离区的制造方法。可在相同尺寸的浅沟槽隔离区内，减少浅沟槽隔离区表面研磨凹陷的产生。

说明书

技术领域

本发明涉及集成电路制造技术领域，特别涉及一种浅沟槽隔离区、浅沟槽隔离区掩膜版及浅沟槽隔离区制造方法。

背景技术

图1为说明现有技术的浅沟槽隔离区的结构示意图，如图1所示，浅沟槽作为半导体器件有源区之间的隔离结构，当前的浅沟槽隔离区内具有单一浅沟槽12，所述浅沟槽12内充满绝缘介质。

相应地，图2为说明现有技术中浅沟槽隔离区掩膜版示意图，如图2所示，用以形成所述浅沟槽隔离区的掩膜版50包含至少一个浅沟槽图形区51，每一所述浅沟槽图形区51包含一个浅沟槽图形。

结合图1及图2，利用所述掩膜版50形成所述浅沟槽隔离区的步骤包括：在半导体衬底10上定义有源区；在所述半导体衬底10上顺次沉积第一介质层20和第二介质层30；刻蚀所述第一介质层20、第二介质层30和部分半导体衬底10，以在所述有源区之间形成浅沟槽隔离区，所述浅沟槽隔离区内具有单一浅沟槽12；沉积第三介质层40，所述第三介质层填充所述浅沟槽12并覆盖所述第二介质层30；平整化所述第三介质层40并暴露所述第二介质层30上表面。其中，在半导体衬底10上定义有源区之前，需预先定义阱区11。

实际生产发现，在暴露所述第二介质层上表面后，在浅沟槽隔离区内第三介质层表面易形成研磨凹陷，所述凹陷易造成后续沉积的栅层在浅沟槽隔离区表面形成凹陷。又由于用以刻蚀栅层以形成栅极时采用的光致抗蚀剂层通常利用旋涂方法获得，栅层凹陷的存在极易造成所述光致抗蚀剂层涂覆不均匀，继而导致位于浅沟槽隔离区表面的光致抗蚀剂层曝光图形不规则，进而在经历显影过程后，产生光致抗蚀剂层图形塌陷(resist peeling)，致使产生塌陷后的光致抗蚀剂层与原设计相比，易造成曝光图形发生变化。所述光致抗蚀剂层曝光图形的变化将造成栅极图形的改变，继而导致器件性能的变化。

由此，如何减少浅沟槽隔离区表面研磨凹陷的产生成为减少由于光致抗蚀剂层图形塌陷而造成栅极图形的改变的指导方向。

专利号为“ZL 98115052.7”的中国专利申请中提供了一种避免形成表面研磨凹陷的浅沟槽隔离区方法，通过在基底上形成衬垫氧化层、介电层和掺杂多晶硅层后，形成至少一浅沟槽；继而，沿着浅沟槽的侧壁与掺杂多晶硅层表面，形成氧化物衬层；随后，在氧化物衬层上与浅沟槽中，形成化学气相沉积氧化物层；而后，在所述氧化物层上，实施氧化物研磨浆化学机械研磨，其在到达掺杂多晶硅层表面前停止；最后，在剩余的氧化物层与掺杂多晶硅层上，实施多晶硅研磨浆化学机械研磨，使其停止于介电层的表面。

可见，该方法利用掺杂多晶硅层作牺牲层，继而通过控制所述牺牲层与介电层的研磨选择比实现精准的研磨终点检测，以减少浅沟槽隔离区表面研磨凹陷的产生。然而，应用所述方法虽可减少浅沟槽隔离区表面研磨凹陷产生，但需要增加牺牲层的沉积及研磨步骤，工艺复杂。

发明内容

本发明提供了一种浅沟槽隔离区，具有所述浅沟槽隔离区的器件内具有较少的浅沟槽隔离区表面研磨凹陷；本发明提供的一种浅沟槽隔离区掩膜版，利用所述掩膜版制造的浅沟槽隔离区表面具有较少的研磨凹陷；本发明提供了一种浅沟槽隔离区制造方法，利用所述方法可获得的浅沟槽隔离区表面具有较少的研磨凹陷。

本发明提供的一种浅沟槽隔离区，位于半导体衬底上的相邻有源区之间，所述浅沟槽隔离区内包含至少两个浅沟槽，各所述浅沟槽间隔分布于所述浅沟槽隔离区内。

各所述浅沟槽均匀分布于所述浅沟槽隔离区内；或者，各所述浅沟槽非均匀分布于所述浅沟槽隔离区内；各所述浅沟槽的尺寸相同；或者，各所述浅沟槽的尺寸不同。

本发明提供的一种浅沟槽隔离区掩膜版，包含至少一个浅沟槽图形区，每一所述浅沟槽图形区内包含至少两个浅沟槽图形，各所述浅沟槽图形间隔分布于所述图形区内。

各所述浅沟槽图形均匀分布于所述图形区内；或者，各所述浅沟槽图形非均匀分布于所述图形区内；各所述浅沟槽图形二维尺寸相同；或者，各所述浅沟槽图形二维尺寸不同。

一种浅沟槽隔离区的制造方法，包括：

在半导体衬底上定义有源区；

在所述半导体衬底上顺次沉积第一介质层和第二介质层；

利用浅沟槽隔离区掩膜版，刻蚀所述第一介质层、第二介质层和部分半导体衬底，以在所述有源区之间形成包含至少两个浅沟槽的浅沟槽隔离区；

沉积第三介质层，所述第三介质层填充所述浅沟槽隔离区内浅沟槽并覆盖所述第二介质层；

平整化所述第三介质层并暴露所述第二介质层上表面。形成所述浅沟槽隔离区的步骤中应用的浅沟槽隔离区掩膜版数目等于1；形成所述浅沟槽隔离区的步骤中应用的浅沟槽隔离区掩膜版包含至少一个浅沟槽图形区且每一所述浅沟槽图形区内包含至少两个浅沟槽图形；或者，形成所述浅沟槽隔离区的步骤中应用的浅沟槽隔离区掩膜版数目大于1；每一所述掩膜版具有至少一个图形区，各所述图形区内包含至少一个浅沟槽图形。

与现有技术相比，本发明具有以下优点：

1.通过将原有的包含单一浅沟槽的浅沟槽隔离区变更为包含至少两个浅沟槽的浅沟槽隔离区，可在相同尺寸的浅沟槽隔离区内，增加作为研磨停止层的第二介质层与第三介质层间的面积比，可减少浅沟槽隔离区表面研磨凹陷的产生；

2.所述包含至少两个浅沟槽的浅沟槽隔离区中包含的浅沟槽的具体数目根据产品要求及工艺条件确定，如根据原有的包含单一浅沟槽的浅沟槽隔离区的深宽比确定，使得仅通过改变浅沟槽隔离区的设计图形及工艺参数即可减少浅沟槽隔离区表面研磨凹陷的产生，无需增加单独的工艺步骤，且可保证不改变后续工艺。

附图说明

图1为说明现有技术的浅沟槽隔离区的结构示意图；

图2为说明现有技术中浅沟槽隔离区掩膜版示意图；

图3为说明本发明实施例的浅沟槽隔离区掩膜版示意图；

图4为说明本发明实施例的半导体基底的结构示意图；

图5为说明本发明实施例的浅沟槽隔离区的结构示意图；

图6为说明本发明实施例的填充后的浅沟槽隔离区的结构示意图；

图7为说明本发明实施例的平整化的浅沟槽隔离区的结构示意图。

具体实施方式

尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于具有本发明优势的本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

本文件内，术语“尺寸”意指任意区域沿二维或三维方向扩展后获得的区域；术语“浅沟槽隔离区”意指位于半导体衬底上的相邻有源区之间的任意一个浅沟槽隔离区；术语“浅沟槽图形区”意指浅沟槽隔离区掩膜版上的任意一个图形区。

分析表明，现有技术中，所述浅沟槽隔离区内第三介质层表面研磨凹陷产生的根本原因是由于所述第二介质层作为所述第三介质层的研磨终止层时，为保证所述第二介质层上表面的所述第三介质层被完全去除，通常需引入一过度研磨过程，并且与所述第二介质层材料相比，应用的研磨工艺对所述第三介质层材料具有更高的研磨速率，即相同时间内所述过度研磨过程去除的位于浅沟槽内的所述第三介质层的厚度大于所述第二介质层被过度研磨的厚度，且所述第二介质层内单一浅沟槽的表面积越大，去除效果越明显。由此，减小所述浅沟槽隔离区第二介质层内单一浅沟槽表面积成为改善研磨凹陷的指导方向。

然而，器件有源区间浅沟槽隔离区的表面积为确定值，由此，如何在所述具有确定表面积的浅沟槽隔离区内改善研磨凹陷成为本领域技术人员亟待解决的问题。

本发明提供的浅沟槽隔离区内包含至少两个浅沟槽，各所述浅沟槽间隔分布于所述浅沟槽隔离区内。使得在过度研磨所述第三介质层时，所述第二介质层内包含的任一浅沟槽的表面积变小，继而使得在任意时段内所述第三介质层被过度研磨的厚度与所述第二介质层被过度研磨的厚度之间的差值可被忽略。

特别地，为保证改善研磨凹陷后获得的浅沟槽隔离区相对于原设计仅做尽量少的改动，所述浅沟槽隔离区的尺寸与其替代的具有单一浅沟槽的浅沟槽隔离区的尺寸可相同。但是，所述包含至少两个浅沟槽的浅沟槽隔离区的尺寸并不受此限制，通过在所述浅沟槽隔离区内包含多个浅沟槽，利用所述浅沟槽侧壁的界面效应，使得相对于其替代的具有单一浅沟槽的浅沟槽隔离区，所述浅沟槽隔离区的尺寸相对于原设计可变小。

各所述浅沟槽在所述浅沟槽隔离区内的分布方式不受限制。各所述浅沟槽均匀分布于所述浅沟槽隔离区内时，可保证任意时间段内各所述浅沟槽表面所述第三介质层被过度研磨的厚度均匀，以最大程度地减小任一所述浅沟槽表面所述第三介质层被过度研磨的厚度与所述第二介质层被过度研磨的厚度之间的差值；但是，在保证任一所述浅沟槽表面的所述第三介质层被过度研磨的厚度与所述第二介质层被过度研磨的厚度之间的差值均可被忽略时，各所述浅沟槽可非均匀地分布于所述浅沟槽隔离区内。

为便于工艺控制，各所述浅沟槽的尺寸可相同。其中，平行于所述半导体衬底表面的二维尺寸相同可保证任意时间段内各所述浅沟槽表面所述第三介质层被过度研磨的厚度均匀，相同的三维尺寸可进一步保证相对于原设计，所述浅沟槽隔离区仅为改善研磨凹陷做了尽量少的改动。但是，在保证任一所述浅沟槽表面的所述第三介质层被过度研磨的厚度与所述第二介质层被过度研磨的厚度之间的差值均可被忽略时，各所述浅沟槽的尺寸可不相同。

所述浅沟槽隔离区内包含的浅沟槽的具体数目根据所述浅沟槽隔离区的尺寸及工艺条件确定。即在工艺允许的条件下，所述浅沟槽隔离区内包含的浅沟槽的数目多于一个，以减小所述第二介质层内单一浅沟槽表面积，使得位于浅沟槽内的所述第三介质层被过度研磨的厚度与所述第二介质层材料被过度研磨的厚度的差值可被忽略。

作为示例，若具有单一浅沟槽的隔离区的尺寸为其深度和宽度均为100纳米，即所述浅沟槽的深宽比为1∶1，而现有技术应用普通CVD(化学气相淀积)方法可以无线缝地填充深宽比小于3∶1的浅沟槽，则本发明提供的所述浅沟槽隔离区内可包含2个深度和宽度分别为100纳米和40纳米的浅沟槽。特别地，应用HDPCVD(高密度等离子体化学气相淀积)方法可完成对深宽比高于3∶1的浅沟槽进行无线缝填充，若应用HDPCVD方法可完成对深宽比为5∶1的浅沟槽进行无线缝填充，则所述浅沟槽隔离区内可包含3个深度和宽度分别为100纳米和20纳米的浅沟槽。

通过将原有的包含单一浅沟槽的浅沟槽隔离区变更为包含至少两个浅沟槽的浅沟槽隔离区，可在相同尺寸的浅沟槽隔离区内，增加作为研磨停止层的第二介质层与第三介质层间的面积比，可减少浅沟槽隔离区表面研磨凹陷的产生；根据原有的包含单一浅沟槽的浅沟槽隔离区的深宽比确定所述包含至少两个浅沟槽的浅沟槽隔离区中包含的浅沟槽的具体数目，使得仅通过改变浅沟槽隔离区的设计图形及工艺参数即可减少浅沟槽隔离区表面研磨凹陷的产生，无需增加单独的工艺步骤，且可保证不改变后续工艺。

应用本发明方法，还可提供一种浅沟槽隔离区掩膜版，图3为说明本发明实施例的浅沟槽隔离区掩膜版示意图，如图3所示，所述浅沟槽隔离区掩膜版50包含至少一个浅沟槽图形区51，每一所述浅沟槽图形区51内包含至少两个浅沟槽图形52，各所述浅沟槽图形52间隔分布于所述浅沟槽图形区51内。需说明的是，图3中仅示范性地给出两个浅沟槽图形区51的示意图，不应理解为对本发明实施方式的限制。

特别地，为保证所述浅沟槽隔离区掩膜版50相对于原设计仅做尽量少的改动，所述浅沟槽图形区51的尺寸与其替代的具有单一浅沟槽的图形区的尺寸相同。但是，所述浅沟槽图形区51的尺寸并不受此限制，考虑到所述浅沟槽侧壁的界面效应，所述浅沟槽图形区51的尺寸相对于原设计变小时，也应包含在本发明的保护范围内。

此外，为便于设计，各所述浅沟槽图形52可均匀分布于所述浅沟槽图形区51内，可使得任意时间段内利用所述浅沟槽隔离区掩膜版50制得的各所述浅沟槽表面所述第三介质层被过度研磨的厚度均匀成为可能，以最大程度地减小任一所述浅沟槽表面所述第三介质层被过度研磨的厚度与所述第二介质层被过度研磨的厚度之间的差值；但是，在保证任一所述浅沟槽表面的所述第三介质层被过度研磨的厚度与所述第二介质层被过度研磨的厚度之间的差值均可被忽略时，各所述浅沟槽图形52可非均匀地分布于所述浅沟槽隔离区掩膜版50内。

为便于工艺控制，各所述浅沟槽图形52二维尺寸可相同，相同的二维尺寸可使得任意时间段内利用所述浅沟槽隔离区掩膜版50制得的各所述所述浅沟槽表面所述第三介质层被过度研磨的厚度均匀成为可能，且相对于原设计，所述浅沟槽隔离区仅为改善研磨凹陷做了尽量少的改动。但是，在保证任一所述浅沟槽表面的所述第三介质层被过度研磨的厚度与所述第二介质层被过度研磨的厚度之间的差值均可被忽略时，各所述浅沟槽图形52的二维尺寸可不相同。

所述浅沟槽图形区51内包含的浅沟槽图形52的具体数目根据所述浅沟槽图形区51的尺寸及工艺条件确定。即在保证浅沟槽填充能力的条件下，所述浅沟槽图形区51内包含的浅沟槽图形52的数目多于一个，使得后续利用所述浅沟槽隔离区掩膜版50制造所述浅沟槽隔离区时，位于浅沟槽内的所述第三介质层被过度研磨的厚度与所述第二介质层材料被过度研磨的厚度的差值可被忽略。

作为示例，若后续制得的所述浅沟槽隔离区替代的具有单一浅沟槽的隔离区的尺寸为其深度和宽度均为100纳米，即所述浅沟槽的深宽比为1∶1，而现有技术应用普通CVD(化学气相淀积)方法可以无线缝地填充深宽比小于3∶1的浅沟槽，则所述浅沟槽图形区51内可包含2个宽度为40纳米的浅沟槽图形52。特别地，应用HDPCVD(高密度等离子体化学气相淀积)方法可完成对深宽比高于3∶1的浅沟槽进行无线缝填充，若应用HDPCVD方法可完成对深宽比为5∶1的浅沟槽进行无线缝填充，则所述浅沟槽图形区51内可包含3个宽度为20纳米的浅沟槽图形52。

此外，各所述浅沟槽的深度不相同时，需分别制造具有不同深度的所述浅沟槽，即需应用掩膜版组分别制造具有不同深度的所述浅沟槽，所述掩膜版组包含至少两个掩膜版，每一所述掩膜版具有至少一个图形区，各所述图形区内包含至少一个浅沟槽图形。每一掩膜版用以制造具有相同的深度的浅沟槽。所述掩膜版组与单一掩膜版对应同一浅沟槽图形区时，各所述掩膜版内的浅沟槽图形的组合与单一掩膜版中均匀分布的任意浅沟槽图形相同。

特别地，各所述掩膜版内对应任一浅沟槽图形区的浅沟槽图形的二维尺寸相同。相同的二维尺寸可使得任意时间段内利用所述掩膜版50制得的各所述浅沟槽表面所述第三介质层被过度研磨的厚度均匀成为可能，且相对于原设计，所述浅沟槽隔离区仅为改善研磨凹陷做了尽量少的改动。但是，在保证任一所述浅沟槽表面的所述第三介质层被过度研磨的厚度与所述第二介质层被过度研磨的厚度之间的差值均可被忽略时，各所述浅沟槽图形52的二维尺寸可不相同。

利用所述浅沟槽隔离区掩膜版50形成所述浅沟槽隔离区的步骤包括：在半导体衬底上定义有源区；在所述半导体衬底上顺次沉积第一介质层和第二介质层；利用浅沟槽隔离区掩膜版，刻蚀所述第一介质层、第二介质层和部分半导体衬底，以在所述有源区之间形成包含至少两个浅沟槽的浅沟槽隔离区；沉积第三介质层，所述第三介质层填充所述浅沟槽隔离区内浅沟槽并覆盖所述第二介质层；去除所述第三介质层表层以暴露所述第二介质层上表面。

应用本发明提供的方法形成所述浅沟槽隔离区的具体步骤包括：

首先，图4为说明本发明实施例的半导体基底的结构示意图，如图4所示，在半导体衬底10上定义有源区；在所述半导体衬底10上顺次沉积第一介质层20和第二介质层30，形成半导体基底。

在半导体衬底10上定义有源区之前，需预先定义阱区11。

所述第一介质层20材料包含二氧化硅(SiO₂)、掺杂铪(Hf)的二氧化硅或具有高介电常数的介质材料，如二氧化铪(HfO₂)等中的一种及其组合。所述形成第一介质层20的方法选用热氧化法或CVD方法。

所述第二介质层30材料包含但不限于氮化硅、氮氧化硅、碳化硅或碳氧化硅中的一种及其组合，优选为氮化硅。

随后，图5为说明本发明实施例的浅沟槽隔离区的结构示意图，如图5所示，利用浅沟槽隔离区掩膜版，刻蚀所述第一介质层20、第二介质层30和部分半导体衬底10，以在所述有源区之间形成包含至少两个浅沟槽13的浅沟槽隔离区。

各所述浅沟槽的深度相同时，应用一个包含至少一个图形区且每一所述图形区内包含至少两个浅沟槽图形的掩膜版刻蚀所述浅沟槽。

各所述浅沟槽的深度不相同时，需应用掩膜版组分别刻蚀所述浅沟槽，其中，所述掩膜版组包含至少两个掩膜版，每一所述掩膜版具有至少一个图形区，每一所述图形区内包含至少一个浅沟槽图形。

作为示例，所述掩膜版组包含的掩膜版数为N(N为1、2、3......等任意自然数)，相应地，将所述掩膜版组包含的掩膜版分别称为第一掩膜版、第二掩膜版、......、第N掩膜版；具有不同深度的各所述浅沟槽分别称为第一浅沟槽、第二浅沟槽、......、第N浅沟槽。所述第一掩膜版、第二掩膜版、......、第N掩膜版分别具有用以制造具有第一深度、第二深度、......第N深度的所述浅沟槽的第一浅沟槽图形、第二浅沟槽图形、......第N浅沟槽图形。

应用掩膜版组制造所述浅沟槽的步骤为顺序利用第一掩膜版、第二掩膜版、......、第N掩膜版刻蚀具有第一深度、第二深度、......第N深度的所述浅沟槽。所述刻蚀工艺可采用任何传统的方法，在此不再赘述。

再后，图6为说明本发明实施例的填充后的浅沟槽隔离区的结构示意图，如图6所示，沉积第三介质层40，所述第三介质层40填充所述浅沟槽隔离区内浅沟槽13并覆盖所述第二介质层30。

所述第三介质层40材料为二氧化硅。在沉积所述第三介质层40之前预先形成垫氧化层，所述垫氧化层覆盖所述浅沟槽隔离区内浅沟槽13的底部及侧壁。所述垫氧化层利用热氧化法形成。

最后，图7为说明本发明实施例的平整化的浅沟槽隔离区的结构示意图，如图7所示，去除所述第三介质层40表层以暴露所述第二介质层30上表面。

未加说明的步骤均可采用任何传统的方法，在此不再赘述。

尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。