小比导通电阻的集成化大电流功率器件结构的设计方法

摘要

本发明涉及一种小比导通电阻的集成化大电流功率器件结构的设计方法。包括对所述器件的电流处理元胞进行耐压设计，确定原始元胞的元胞尺寸、元胞间距和终端结构；将原始元胞转换成环形元胞；确定器件埋层和有源层单位长度电阻值；进行器件结构的电路等效，绘制等效电路图；绘制环形元胞层数和与其对应的器件比导通电阻值间的关系曲线；确定合理的功率并联单元尺寸、形状；对功率并联单元进行并联连接和重复，获得所述器件的版图结构布局。使用该方法设计所述功率器件时，可对器件的比导通电阻进行有效控制，节省器件面积，是一种比同类器件制造结构的现有设计方法具有设计性能更好、更经济的大电流功率器件制造结构设计方法。

说明书

(一)技术领域

本发明涉及一种用于集成电路制造中的功率器件(功率晶体管)结构的设计方法，特别是关于一种小比导通电阻的集成化大电流功率器件(功率晶体管)结构的设计方法，该类功率器件(功率晶体管)的结构常用于智能功率集成电路制造中。为了便于描述本发明，其申请文件中统一将所述“功率器件(功率晶体管)”简称为“器件”。

(二)背景技术

在高低压大电流兼容集成电路制造中，常常需要一个或多个功率晶体管，即功率器件，而这些功率器件常常与低压控制电路一起集成，由于受工艺的限制，一般只能从集成电路表面引出导线，在电流较小时，不会对集成电路功能和可靠性产生影响，但在较大电流下，要求较小的功率器件导通电阻时，集成电路的有效管芯面积与功率特性以及电路制造成本有很大的关系。目前，大多数的功率集成电路制造中的功率器件(功率晶体管)是纵向和横向混合导电的，一般的电流路径都是通过有源层(外延层)或较低掺杂的器件层流向埋层，再通过埋层横向导电，流出器件。对图1、2、3中所描述的现有器件结构进行分析，可看出，是在半导体衬底1上选择地形成高掺杂低电阻率埋层2，通过外延(也可通过硅片键合减薄方式)形成器件有源层3，通过磷穿透方法形成低阻导电区域4，采用通用的半导体工艺制作出符合耐压要求的电流处理元胞5，如VDMOS源漏元胞和双极功率晶体管的基极、发射极条状元胞。设计这些器件时，通常是采用VDMOS设计方法对所述元胞进行耐压设计，确定合适的电流处理元胞的元胞尺寸、元胞间距和终端结构。这些器件在横向很宽大(面积很大)时，将产生一些问题：即随着面积的增大，器件的比导通电阻也随之增大。对于如何限制器件的比导通电阻的无限制增大，目前，国内外还尚未有这方面的设计方法报道，一般的方法是采用两种方式进行设计处理，一种是设计结果不知道器件比导通电阻的大小，另一种是忽略埋层对器件比导通电阻的贡献。这两种方式都对功率器件制造结构设计产生缺陷，在集成电路要求功率器件电流很大以及导通电阻很小时，器件的工作效率将会有很大的降低。例如，耐压100V左右的器件结构，埋层和外延层(有源层)单位长度电阻比为100，元胞层数在10～100时，不同的设计方法将带来1～5倍的面积利用率差异，如果集成电路中功率器件占整个集成电路面积的80％(通常大电流功率集成电路都是如此)，则可能导致80％～400％的面积利用率差异。

(三)发明内容

本发明所要解决的技术问题在于提供一种设计性能更好、更经济的小比导通电阻的集成化大电流功率器件结构的设计方法，使设计时能对功率集成电路中的大电流功率器件结构的比导通电阻进行控制，提高面积利用率。

本发明解决上述技术问题的技术方案在于：对所述功率器件的电流处理元胞进行耐压设计，确定原始元胞的元胞尺寸、元胞间距和终端结构，所述设计方法还包括步骤：

(1)对所述原始元胞进行环形化处理，转换为对应的环形元胞；

(2)确定所述器件的埋层单位长度电阻值和有源层单位长度电阻值；

(3)根据所述环形元胞电流路径进行所述器件结构的电路等效，绘制所述器件的等效电路图；

(4)绘制所述器件的环形元胞层数和与其对应的比导通电阻值间的关系曲线；

(5)根据所述器件的电路性能要求和加工参数能力确定可加工的功率并联单元尺寸(环形元胞层数)、形状；

(6)将所述功率并联单元按其并联方式进行连接和重复，确定所述器件的版图结构布局。

本发明所述原始元胞环形化处理方法包括：

(1)依据所述器件平面图形确定其相对于原始元胞电流路径的轴对称和中心对称点；

(2)在保证所述原始元胞的元胞尺寸、元胞间距不变的情况下，以所述对称点为中心，将所述原始元胞转换为呈同心环的所述环形元胞。

本发明绘制所述器件的环形元胞层数和与其对应的比导通电阻值关系曲线的方法包括：

(1)计算确定所述每层环形元胞的周长；

(2)计算确定对应于所述每层环形元胞的有源层电阻值和埋层电阻值；

(3)根据所述器件的等效电路图计算确定所述器件电极间电阻值；

(4)计算确定对应于所述环形元胞层数的器件比导通电阻值；

(5)以所述环形元胞层数为变量，作为横坐标，以对应于环形元胞层数的比导通电阻值为纵坐标，绘制出所述环形元胞层数和与其对应的器件比导通电阻值间的关系曲线图；

本发明对应于所述每层环形元胞的有源层电阻值和埋层电阻值分别由所述的有源层单位长度电阻值和埋层单位长度电阻值与相应所述环形元胞的周长之商确定。

本发明所述的器件比导通电阻值由与所述的环形元胞层数相对应的由所述有源层和埋层形成的器件电极间电阻值和与所述环形元胞层数相对应的器件面积之积确定。

本发明的有益效果。由于本发明采用上述技术方案，将所述的功率器件电流处理元胞进行对应的等效的合理环形化处理，并形成了器件结构的等效电路图以及元胞层数和与元胞层数相对应的器件比导通电阻值间的关系曲线图，从而能有效地控制集成电路中大电流功率器件的比导通电阻值的大小，控制器件制造结构中的电流处理元胞的尺寸(元胞层数)、形状，形成优化的功率并联单元，提高集成电路中功率器件的面积利用率，一般可提高1～5倍的面积利用率。因此，本发明的方法是一种比同类器件结构的现有设计方法具有设计性能更好和更经济的集成化大电流功率器件结构设计方法。当然，本发明方法也可以用于分离大电流功率器件制造结构的设计。

(四)附图说明

图1是现有的采用外延方法的一个集成化功率器件结构的示意图；

图2是现有VDMOS功率器件结构的示意图，其中(a)为其平面图，(b)为其A-A剖面示意图；

图3是现有BJT功率器件结构的示意图，其中(a)为其平面图，(b)为其B-B剖面示意图；

图4是用本发明方法将图2、图3的原始元胞进行环形化处理后获得的环形元胞平面示意图；

图5是用本发明方法获得的功率器件的功率并联单元和整个功率器件平面布局示意图，其中(a)为一个功率并联单元示意图，(b)为整个功率器件平面布局示意图；

图6是本发明方法根据图1、图2、图3、图4进行电路等效而获得的器件等效电路图；

图7是本发明方法所获得的一种功率器件的环形元胞层数和与其相对应的器件比导通电阻值间的关系曲线图；

图8是本发明方法步骤框图。

(五)具体实施方式

本发明的具体实施方式不仅限于以下的描述，可根据本发明技术构思的原则，获得其他类似的技术解决方案。

下面，以图2、图3中的VDMOS和BJT功率器件说明本发明方法，为了突出重点，图2、图3中的VDMOS和BJT器件的栅极和基极没有绘出，其源和发射极元胞(电流处理元胞)5的数目也只是示意，实际的元胞数远大于示意图中描述的数目，图中的漏和集电极4(由前面所述的低电阻导电区和埋层构成，因此这里仍以编号4表示)设为单一环形。这里以VDMOS器件为例进一步说明，本发明方法首先是采用本领域技术人员所熟知的通用VDMOS设计方法进行所述功率器件电流处理元胞(原始元胞)5的耐压设计，确定所述原始元胞5的元胞尺寸、元胞间距和终端结构。原始元胞5的布局可为正方形或矩形、圆形等，为了简化描述，图中为正方形布局。

在按上述方法确定所述原始元胞5的元胞尺寸、元胞间距和终端结构之后，对所述原始元胞5进行合理的环形化处理，以便进行有关计算，即依据所述器件平面图形确定相对于原始元胞5电流路径的轴对称和中心对称点，对于正方形、圆形平面图形布局的器件，易确定其对称点，对于长方形平面图形布局的器件，以其对角线交点为对称点，在保证所述原始元胞5的元胞尺寸(导通尺寸、厚度等)、元胞间距不变的原则下，将所述器件的原始元胞5进行对应的合理环形化处理，来等效于原始设计的通用的非环形化的原始元胞5，也就是把按通用方法设计的原始非环形化的元胞5以所确定的对称点为中心，成对应地转换为呈同心环的环形元胞5(如图4所示，由于环形化处理前后的元胞是对应的，故仍以编号5表示环形元胞)，依据此转换后所获得的图4计算确定所述器件的功率并联单元6优化尺寸(见图5)和器件结构的等效电路图(见图6)以及进行相关的计算。

本发明所述的埋层2的埋层单位长度电阻值和有源层(外延层)3的有源层单位长度电阻值是按下面方法确定的，图1中的Ra、Rb分别表示所述有源层单位长度电阻和埋层单位长度电阻，对同一器件其电阻值为常数。

有源层单位长度电阻Ra(见图1)是从硅片表面纵向到埋层2方向上的电阻，图2(b)、图3(b)中垂直于纸面方向上的单位长度电阻。其电阻值可由Ra＝ρLS^-1近似计算获得，其中ρ为有源层3的电阻率(通常由外延层材料确定)，L为所述环形元胞5厚度，S为有源层3中所述环形元胞5单位长度[图2(b)中垂直于纸面方向上]与所述环形元胞5有效导通尺寸之积。例如，设外延层3的电阻率为2Ω·cm，环形元胞5厚度为10μm，环形元胞5有效导通尺寸10μm，元胞5垂直于图2(b)纸面方向上单位长度为1μm，则Ra＝2Ω·cm×10μm÷(1μm×10μm)＝20000Ω。

埋层单位长度电阻Rb(见图1)为两层环形元胞5之间的埋层贡献的电阻在器件宽度方向上取单位长度时的值，图2(b)、图3(b)中垂直于纸面方向上的单位长度电阻。该电阻值可由Rb＝R_sLW^-1近似计算确定，其中R_s为埋层方块电阻(由埋层材料确定)，L为元胞5间距，W为元胞5单位长度[图3(b)垂直于纸面方向上]。例如，设埋层方块电阻为20Ω/□，元胞5间距10μm，垂直于图3(b)纸面方向上的单位长度为1μm，则Rb＝20Ω/□×10μm÷1μm＝200Ω。

本发明所述器件结构的等效电路图是按所述环形元胞5的电流路径方向(与原始元胞电流路径相同)进行电路等效而绘制成的，如图6所示，以源端起点为对称点绘制。图6中Ra1、Ra2、……、Ran表示所述有源层中对应于每个转换成的环形元胞5的等效电阻，即有源层电阻；Rb1、Rb2、……、Rbn表示在埋层中对应于每个转换成的环形元胞5的等效电阻，即埋层电阻。Rds1、Rds2、……、Rdsn表示按图6中箭头方向(从左向右)看过去的电路网络的等效电阻，为VDMOS器件源漏间近似电阻值。根据图6可进行相关计算，获得所述功率器件的环形元胞5的元胞层数与相对应的比导通电阻值间的关系曲线。其方法如下：

(1)计算确定所述每层环形元胞5的周长。设所述环形元胞5为正方形环形结构(如图4中所示)，但这并不失去一般性。从图4的中心小正方形元胞开始计算，由于中心的环形元胞很小，对整个器件计算影响不大。设中心第一个正方形环形元胞边长为H₁，则周长为4H₁，第二个正方形环形元胞的边长为H₁+2L_b，此处L_b为所述正方形环形元胞重复间距(指所述元胞导通尺寸与元胞间距之和)，第三个正方形环形元胞的边长为H₁+2(1+1)L_b，……，第n个(层)正方形环形元胞的边长H_n为H₁+2(1+n)L_b。由此可计算确定每个(每层)所述环形元胞的周长。对于其他形状，如矩形、圆形环形元胞，也可按各自的周长公式采用类似方法推算。

(2)计算确定与所述每层环形元胞对应的有源层电阻Ran和埋层电阻Rbn。Ran由所述有源层单位长度电阻Ra之值除以相应环形元胞层的周长之商确定，Rbn由所述埋层单位长度电阻Rb之值除以相应环形元胞层的周长之商确定。

(3)依据图6的等效电路图计算确定所述VDMOS器件源漏间电阻值Rdsn。从图6可得到如下递推式：

$>>Rds>1>=>>>Ra>2>>(>Ra>1>+>Rb>1>)>>>>Ra>2>+>Ra>1>+>Rb>1>\; >$>

$>>Rds>2>=>>>Ra>3>>(>Rds>1>+>Rb>2>)>>>>Ra>3>+>Rds>1>+>Rb>2>\; >$>

$>>Rdsn>=>>>>Ran>>+>1>\; >>(>Rds>>n>>->1>\; >+>Rbn>)>>>>>Ran>>+>1>\; >+>>Rdsn>>->1>\; >+>Rbn>\; >$>

(4)计算确定对应于所述环形元胞层数的器件比导通电阻值。器件比导通电阻值由与所述环形元胞层数相对应的由所述有源层和埋层形成的器件源漏间电阻值和与所述的环形元胞层数相对应的VDMOS器件面积之积确定，即由Rdsn之值乘以与Rdsn相应的环形元胞层数下的VDMOS器件的面积就得到相应于该环形元胞层数的器件比导通电阻值。计算工具可采用Microsoft的Excel或自己编一个程序进行计算。见表1(用Excel计算的，设元胞重复尺寸为20μm，起始位置为10μm)。

与所述的环形元胞层数相对应的VDMOS器件面积为相应的环形元胞的边长乘以边长之积(正方形环形元胞)。对于其他形状的环形元胞，如矩形、圆形的，其对应于元胞层数的器件面积可用各自的面积计算式进行计算确定。

                                                       表1

  环行  元胞  层数n  起始  位置  (μm)  元胞重  复间距  Lb(μm)  有源层  单位长  度电阻  Ra(Ω)  埋层单位  长度电阻  Rb(Ω)  正方形环  边长Hn  (μm)  Ran  (Ω)  Rbn  (Ω)  Rdsn  (Ω)  比导通电阻  (Ω.cm2)  0  10  20  20000  200  40  500  5  125.31  1  10  20  20000  200  120  166.67  1.667  55.943  0.503483775  2  10  20  20000  200  200  100  1  31.684  0.792103511  3  10  20  20000  200  280  71.429  0.714  20.464  1.002748414  4  10  20  20000  200  360  55.556  0.556  14.373  1.164225141  5  10  20  20000  200  440  45.455  0.455  10.702  1.294929727  6  10  20  20000  200  520  38.462  0.385  8.3195  1.405993771  7  10  20  20000  200  600  33.333  0.333  6.6859  1.504320227  8  10  20  20000  200  680  29.412  0.294  5.5167  1.594335183  9  10  20  20000  200  760  26.316  0.263  4.6509  1.678962671  10  10  20  20000  200  840  23.81  0.238  3.9913  1.760180954  11  10  20  20000  200  920  21.739  0.217  3.477  1.839351964  12  10  20  20000  200  1000  20  0.2  3.0679  1.917423849  13  10  20  20000  200  1080  18.519  0.185  2.7367  1.995059914  14  10  20  20000  200  1160  17.241  0.172  2.4646  2.072723329  15  10  20  20000  200  1240  16.129  0.161  2.238  2.150734359  16  10  20  20000  200  1320  15.152  0.152  2.0471  2.229309983  17  10  20  20000  200  1400  14.286  0.143  1.8846  2.308591919  18  10  20  20000  200  1480  13.514  0.135  1.7448  2.388666813  19  10  20  20000  200  1560  12.821  0.128  1.6237  2.469580994  20  10  20  20000  200  1640  12.195  0.122  1.5178  2.551351406  21  10  20  20000  200  1720  11.628  0.116  1.4245  2.633973771  22  10  20  20000  200  1800  11.111  0.111  1.3419  2.717428731  23  10  20  20000  200  1880  10.638  0.106  1.2683  2.801686483  24  10  20  20000  200  1960  10.204  0.102  1.2023  2.886710289  25  10  20  20000  200  2040  9.8039  0.098  1.1428  2.972459118  26  10  20  20000  200  2120  9.434  0.094  1.089  3.058889632  27  10  20  20000  200  2200  9.0909  0.091  1.04  3.145957666  28  10  20  20000  200  2280  8.7719  0.088  0.9953  3.233619312  29  10  20  20000  200  2360  8.4746  0.085  0.9543  3.321831707  30  10  20  20000  200  2440  8.1967  0.082  0.9166  3.410553576  31  10  20  20000  200  2520  7.9365  0.079  0.8818  3.499745601  32  10  20  20000  200  2600  7.6923  0.077  0.8496  3.589370652  33  10  20  20000  200  2680  7.4627  0.075  0.8196  3.679393908  34  10  20  20000  200  2760  7.2464  0.072  0.7918  3.769782902  35  10  20  20000  200  2840  7.0423  0.07  0.7658  3.860507506  36  10  20  20000  200  2920  6.8493  0.068  0.7415  3.951539876  37  10  20  20000  200  3000  6.6667  0.067  0.7187  4.042854362  38  10  20  20000  200  3080  6.4935  0.065  0.6973  4.134427401  39  10  20  20000  200  3160  6.3291  0.063  0.6772  4.2262374  40  10  20  20000  200  3240  6.1728  0.062  0.6582  4.318264606

(5)以所述环形元胞层数为变量，作为横坐标，以与环形元胞层数相对应的比导通电阻值为纵坐标，绘出如图7所示的环形元胞层数与器件比导通电阻值间的关系曲线图。该曲线对于不同耐压器件和不同加工参数能力是不同的。

由上述的曲线图以及集成电路对功率器件的性能要求和实际加工参数能力，确定出可加工的器件功率并联单元6[见图5(a)]的合理尺寸(即环形元胞层数)和形状，由于该环形元胞是对应于所述环形化处理之前的非环形的原始元胞的，因此，该功率并联单元6也就直接对应于非环形化原始元胞的VDMOS器件的功率关联单元。

最后，将所述的功率并联单元6按照所述器件的并联方式进行并联和重复，得到所述功率器件的版图结构布局，见图5(b)。

本发明方法优化控制器件比导通电阻和节省面积是显然的。例如，按照前面所述的数据，即设外延层(有源层)单位长度电阻值Ra＝20000Ω，埋层单位长度电阻值Rb＝200Ω，对元胞进行耐压设计时获得的所述原始元胞尺寸为10μm，元胞间距10μm，有源层厚10μm，由图7曲线看出，当元胞层数为10时，器件的比导通电阻值为2～3MΩ·cm²，而元胞层数在100时，器件的比导通电阻值达到10MΩ·cm²，换句话说，两种情况下面积利用率相差5倍。因此，设计这种功率器件时，就不要把所述元胞层数设计得太多，应根据电路要求和实际加工参数能力选取合理的元胞层数制作所述的功率并联单元，通过这些功率并联单元的连接和重复，达到所述功率器件的小导通电阻值的要求，同时保持较小的器件面积。从上面的描述可知，增加所述元胞的层数，可以降低器件源漏间电阻，但面积利用率降低，若控制元胞层数在一定范围，就可获得器件源漏间电阻在实际加工能力下的优化结果，从而形成实际可加工的功率并联单元，以此并联单元为基础，进行并联和重复来提高器件电流流通能力，保持器件的小比导通电阻。由于所述元胞的环形化处理是直接对应和等效于原始耐压设计时确定的非环形的原始元胞布局的，因此，其优化的结果可直接对应地用于所述耐压设计时确定的器件。例如，我们取相对易加工的环形元胞层数30，由图7得到器件比导通电阻值约3MΩ·cm²，如果电路设计要求12MΩ的器件，则需要的器件面积为3MΩ·cm²/12MΩ＝0.25cm²，若并联布线面积为10％，则所需器件的最终面积为0.25cm²*(1+0.1)＝0.275cm²；若按非环形化的原始元胞设计方案，不进行并联单元优化设计，即元胞层数为100，则器件的比导通电阻值约为10MΩ·cm²，对相同要求的12MΩ的器件设计，则需器件面积为10MΩ·cm²/12MΩ＝0.833cm²，两种设计方法得到的器件面积之比为0.833cm²/0.275cm²≈3(倍)，器件面积利用率提高了约3倍。由此可见，本发明方法比同类器件的现有设计方法的设计性能更好、更经济。

对于BJT(双极)功率器件结构的设计方法与上述VDMOS器件相同，将源漏栅变为发射极、基极、集电极即可，源漏间电阻变为发射极集电极间电阻。至于本发明所述大电流功率器件其他结构的设计方法与现有方法完全相同，是本领域技术人员所熟知的，且不是本发明的主题，故不再述。