模拟电路图形评估方法、半导体集成电路的制造方法、测试衬底以及测试衬底组

摘要

根据本发明的一个方案，提供一种模拟电路图形评估方法，该方法包括：以各自状态在各自的几何结构限定参数中出现相同次数的方式，通过结合多个各自具有至少两个状态的几何结构限定参数，来设计模拟半导体集成电路的电路图形的模拟电路图形集合体；在衬底上形成模拟电路图形集合体；以及评估形成的模拟电路图形集合体。

说明书

相关申请的交叉引用

本申请基于并要求2003年10月2日提交的在先日本专利申请2003-344526的优先权，在此引入其整个内容作为参考。

技术领域

本发明涉及用于评估模拟半导体集成电路的电路图形的模拟电路图形的模拟电路图形评估方法、通过评估模拟电路图形来制造半导体集成电路的半导体集成电路的制造方法、具有模拟电路图形集合体的测试衬底、以及由多个测试衬底构成的测试衬底组。

背景技术

通常，作为半导体集成电路的商品化的预备步骤，形成模拟电路图形等并进行元件的性能测试、工艺条件的最优化等，以便于提高产量(例如，参考日本专利公开申请No.2001-44285)。

目前，在用于布线形成工艺的工艺条件的最优化中，使用不同的工艺条件在多个用于测试的半导体晶片(下文称之为“测试晶片”)上各自形成规则的模拟布线图形。

而且，使用不同的工艺条件在多个测试晶片上各自形成主要具有参考状态的模拟布线图形集合体，且评估这些模拟布线图形集合体以探测最优工艺条件。这里，通过结合如表1所示的具有两个或三个状态的多个参数来形成主要具有参考状态的模拟布线图形集合体，但是形成它们以使参考状态的出现数量为最大值。另外，在表1中，“第一层布线形成宽度”的参考状态为“0.3μm”，“第一层布线形成长度”的为“20μm”，“第二层布线形成宽度”的为“0.3μm”，“第二层布线形成长度”的为“20μm”，“过孔形成位置”的为“中心位置”，且“过孔误对准”的为“0(零)”。

                                     [表1]

    A    B    C    D    E    F    G    No.1    0.3μm    20μm    0.3μm    20μm    中心    0    No.2    0.3μm    100μm    0.3μm    20μm    中心    0    No.3    0.3μm    200μm    0.3μm    20μm    中心    0    No.4    0.3μm    20μm    1.0μm    20μm    中心    0    No.5    0.3μm    20μm    5.0μm    20μm    中心    0    No.6    0.3μm    20μm    0.3μm    100μm    中心    0    No.7    0.3μm    20μm    0.3μm    200μm    中心    0    No.8    0.3μm    20μm    0.3μm    20μm    端部    0    No.9    0.3μm    20μm    0.3μm    20μm    端部    10    No.10    0.3μm    20μm    0.3μm    20μm    端部    30    No.11    1.0μm    20μm    0.3μm    20μm    中心    0    No.12    1.0μm    100μm    0.3μm    20μm    中心    0    No.13    1.0μm    200μm    0.3μm    20μm    中心    0    No.14    1.0μm    20μm    1.0μm    20μm    中心    0    No.15    1.0μm    20μm    5.0μm    20μm    中心    0    No.16    1.0μm    20μm    0.3μm    100μm    中心    0    No.17    1.0μm    20μm    0.3μm    200μm    中心    0    No.18    5.0μm    20μm    0.3μm    20μm    中心    0

A：模拟布线图形；B：第一层布线形成宽度；C：第一层布线形成长度；D：第二层布线形成宽度；E：第二层布线形成长度；F：过孔形成位置；G：过孔误对准

然而，即使在使用通过相似于上述一种的技术探测的最优工艺条件来形成实际的半导体集成电路的情况中，存在无效提高产量的问题。该问题可能是由于这样的事实引起，因为在实际上要被商品化的半导体集成电路上存在各种形状的布线图形，所以当探测的工艺条件适合于一些布线图形时，它们不适合于其它布线图形。因此，可以构思形成模拟所有用于半导体集成电路的布线图形的模拟布线图形集合体。然而，模拟所有布线图形的模拟布线图形集合体的形成产生大量模拟布线图形，且因此是不切实际的。

发明内容

根据本发明的一个方案，提供一种模拟电路图形评估方法，包括：以各自状态在各自的几何结构限定参数中出现相同次数的方式，通过结合多个各自具有至少两个状态的几何结构限定参数，来设计模拟半导体集成电路的电路图形的模拟电路图形集合体；在衬底上形成模拟电路图形集合体；以及评估形成的模拟电路图形的合体。

根据本发明的另一方案，提供一种半导体集成电路的制造方法，包括：以各自状态在各自的几何结构限定参数中出现相同次数的方式，通过结合多个各自具有至少两个状态的几何结构限定参数，来设计模拟半导体集成电路的电路图形的模拟电路图形集合体；使用对于每个衬底不同的工艺条件，在多个衬底的每个上形成模拟电路图形集合体；通过分别评估在各衬底上形成的模拟电路图形集合体，探测适合于模拟电路图形集合体的工艺条件；以及采用探测的工艺条件形成电路图形。

根据本发明的再一方案，提供一种测试衬底，包括：模拟电路图形集合体，以各自状态在各自的几何结构限定参数中出现相同次数的方式，通过结合多个各自具有至少两个状态的几何结构限定参数来形成，该模拟电路图形集合体模拟半导体集成电路的电路图形。

根据本发明的再一方案，提供一种测试衬底组，由多个测试衬底构成，测试衬底各自包括：模拟电路图形集合体，以各自状态在各自的几何结构限定参数中出现相同次数的方式，通过结合多个各自具有至少两个状态的几何结构限定参数来形成，该模拟电路图形集合体模拟半导体集成电路的电路图形，使用对于每个衬底不同的工艺条件形成该模拟电路图形集合体。

附图说明

图1是根据第一实施例的半导体集成电路的布线形成工艺的流程图；

图2是根据第一实施例的模拟布线图形形成工艺的流程图；

图3A至图3L是表示根据第一实施例形成模拟布线图形No.6时的状态的示意性工艺图；

图4是根据第一实施例的模拟布线图形No.1至No.8的示意性平面图；

图5是根据实例的产量与时间之间的关系图。

具体实施方式

(第一实施例)

此后，将说明第一实施例。图1是根据该实施例的半导体集成电路的布线形成工艺的流程图。

首先，设计模拟半导体集成电路的布线图形的模拟布线图形的集合体(下文称之为“模拟布线图形集合体”)(步骤1)。

通过结合在布线形成工艺中限定几何结构的多个参数来设计模拟布线图形集合体。表2表示多个参数的结合。

                                               [表2]

    A     B    C    D    E    F    H    I   J   No.1   0.3μm  20μm  0.3μm  20μm    c/c  bs/bs  10μm   是   No.2   1.0μm  100μm  1.0μm  100μm    s/c  bs/bs  50μm   是   No.3   5.0μm  200μm  5.0μm  200μm    s/s  bs/bs  100μm   是   No.4   0.3μm  20μm  1.0μm  100μm    s/s  bs/os  100μm   是   No.5   1.0μm  100μm  5.0μm  200μm    c/c  bs/os  10μm   是   No.6   5.0μm  200μm  0.3μm  20μm    s/c  bs/os  50μm   是   No.7   0.3μm  100μm  0.3μm  200μm    s/c  os/os  100μm   是   No.8   1.0μm  200μm  1.0μm  20μm    s/s  os/os  10μm   是   No.9   5.0μm  20μm  5.0μm  100μm    c/c  os/os  50μm   是   No.10   0.3μm  200μm  5.0μm  100μm    s/c  bs/bs  10μm   否   No.11   1.0μm  20μm  0.3μm  200μm    s/s  bs/bs  50μm   否   No.12   5.0μm  100μm  1.0μm  20μm    c/c  bs/bs  100μm   否   No.13   0.3μm  100μm   5.0μm   20μm    s/s   bs/os  50μm  否   No.14   1.0μm  200μm   0.3μm   100μm    c/c   bs/os  100μm  否   No.15   5.0μm  20μm   1.0μm   200μm    s/c   bs/os  10μm  否   No.16   0.3μm  200μm   1.0μm   200μm    c/c   os/os  50μm  否   No.17   1.0μm  20μm   5.0μm   20μm    s/c   os/os  100μm  否   No.18   5.0μm  100μm   0.3μm   100μm    s/s   os/os  10μm  否

A：模拟布线图形；B：第一层布线形成宽度；C：第一层布线形成长度；D：第二层布线形成宽度；E：第二层布线形成长度；F：过孔形成位置；H：虚拟布线组形成位置；I：第三层布线组形成长度；J：虚拟过孔的存在；c/c：中心/中心；s/c：边/中心；s/s：边/边；bs/bs：两边/两边；bs/os：两边/一边；os/os：一边/一边

如表2所示，在该实施例中，使用八个参数来形成由模拟布线图形No.1至No.18组成的模拟布线图形集合体。使用如下作为参数：“第一层布线形成宽度”、“第一层布线形成长度”、“第二层布线形成宽度”、“第二层布线形成长度”、“过孔形成位置”、“虚拟布线组形成位置”、“第三层布线组形成长度”和“虚拟过孔的存在”。

“第一层布线形成宽度”和“第二层布线形成宽度”分别表示第一层布线和第二层布线的形成宽度。“第一层布线形成长度”和“第二层布线形成长度”分别表示第一层布线和第二层布线的形成长度。此外，设计第二层布线位于第一层布线之上。

“过孔形成位置”表示连接第一层布线与第二层布线的过孔的形成位置，而“虚拟布线组形成位置”表示第一层虚拟布线组与第二层虚拟布线组的形成位置。第一层虚拟布线组为沿第一层布线形成的第一层虚拟布线的集合体，而第二层虚拟布线组为沿第二层布线形成的第二层虚拟布线的集合体。设计在与第一层布线相同的高度形成第一层虚拟布线组，并设计在与第二层布线相同的高度形成第二层虚拟布线组。另外，设计第一层虚拟布线组和第二层虚拟布线组彼此交叠。

“第三层布线组形成长度”表示第三层布线组的一边的长度，第三层布线组为第三层布线的集合体并形成为正方形，而“虚拟过孔的存在”表示连接第一层虚拟布线和第二层虚拟布线的过孔是否存在。设计第三层布线组位于第二层布线之上。

每个参数至少具有两个状态。“第一层布线形成宽度”与“第二层布线宽度”分别具有三个状态：“0.3μm”、“1.0μm”和“5.0μm”。“第一层布线形成长度”与“第二层布线形成长度”分别具有三个状态“20μm”、“100μm”和“200μm”。

“过孔形成位置”具有三个状态：“中心/中心”，表示在第一层布线的中心和第二层布线的中心形成过孔；“边/中心”，表示在第一层布线的边和第二层布线的中心形成过孔；以及“边/边”，表示在第一层布线的边和第二层布线的边上形成过孔。

“虚拟布线组形成位置”具有三个状态：“两边/两边”，表示在第一层布线的两边形成第一层虚拟布线组，且在第二层布线的两边形成第二层虚拟布线组；“两边/一边”，表示在第一层布线的两边形成第一层虚拟布线组，且在第二层布线的一边形成第二层虚拟布线组；以及“一边/一边”，表示在第一层布线的一边形成第一层虚拟布线组，且在第二层布线的一边形成第二层虚拟布线组。

“第三层布线组形成长度”具有三个状态：“10μm”、“50μm”和“100μm”。“虚拟过孔的存在”具有两个状态：“是”，表示形成虚拟过孔；以及“否”，表示没有形成虚拟过孔。

各状态在各参数中出现相同次数。例如，在“第一层布线形成宽度”中，状态“0.3μm”、“1.0μm”和“5.0μm”分别出现六次，以及在“第一层布线形成长度”中，状态“20μm”、“100μm”和“200μm”分别出现六次。在其他参数中，“第二层布线形成宽度”、“第二层布线形成长度”、“过孔形成位置”、“虚拟布线组形成位置”、“第三层布线组形成长度”和“虚拟过孔的存在”，各自的状态也出现相同的次数。另外，对于“虚拟过孔的存在”的情况，状态“是”和“否”分别出现九次。

接着，在测试晶片(测试衬底)上形成设计的模拟布线图形集合体(步骤2)。图2是根据该实施例的模拟布线图形形成工艺的流程图，图3A至图3L是表示根据该实施例形成模拟布线图形No.6时的状态的示意性工艺图，而图4是根据该实施例的模拟布线图形No.1至No.18的示意性平面图。

当形成模拟布线图形集合体时，制备多个测试晶片(测试衬底)，并在对于每个测试晶片不同的工艺条件下在每个测试晶片上形成模拟布线图形集合体。另外，在一个测试晶片上形成40个芯片，并在一个芯片上形成80个模拟布线图形集合体。

如图3A所示，例如通过化学气相沉积(CVD)或涂敷方法来在测试晶片W上形成第一层层间绝缘膜1(步骤201)。第一层层间绝缘膜1由例如低介电常数绝缘材料构成。这种低介电常数绝缘材料的实例有SiOC、SiOF、多孔硅、PAE(聚亚芳基醚)等。

在形成第一层层间绝缘膜1之后，如图3B所示，通过光刻技术在第一层层间绝缘膜1上形成布线沟槽1A、虚拟布线沟槽组1B、引出布线沟槽1C、以及电极焊盘沟槽1D(步骤202)。为了形成布线沟槽1A等，首先，在第一层层间绝缘膜1上施加化学增强型光刻胶同时旋转测试晶片W。在施加光刻胶之后，利用在其中形成有预定图形的掩膜，将测试晶片曝光于如i射线的紫外线或如KrF或ArF的远紫外线。此后，用显影溶液显影测试晶片并在第一层层间绝缘膜1上形成抗蚀剂图形。在第一层绝缘膜1上形成抗蚀剂图形之后，把抗蚀剂图形作为掩膜，通过如CF₄或CHF₃的CF基气体，干蚀刻第一层层间绝缘膜1，由此在第一层层间绝缘膜1上形成布线沟槽1A等。在第一层绝缘膜1上形成布线沟槽1A等之后，通过灰化除去抗蚀剂图形。

形成布线沟槽1A和电极焊盘沟槽1D以通过引出布线沟槽1C连接。通过该处理，在模拟布线图形No.6上形成了约5.0μm宽和约200μm长的布线沟槽1A，并在布线沟槽1A的两边形成了虚拟布线沟槽组1B。

在第一层层间绝缘膜1上形成布线沟槽1A等之后，例如通过溅射或CVD在第一层层间绝缘膜上形成用于抑制金属扩散进入第一层层间绝缘膜1的阻挡金属膜(未示出)。阻挡金属膜由导电材料构成。这种导电材料由金属或金属氮化物等构成，所述金属的扩散系数比构成将在后面描述的第一层布线2A等的扩散系数小。这种金属的实例有Ta、Ti等，金属氮化物的实例有TiN、TaN、TiSiN、WN等。另外，阻挡金属膜可以通过层叠这些材料来形成。

在第一层层间绝缘膜1上形成阻挡金属膜之后，例如通过溅射，在阻挡金属膜上形成在电镀期间导电的籽晶膜(未示出)。籽晶膜由金属构成。该金属的实例为铜等。

在阻挡金属膜上形成籽晶膜之后，如图3C所示，在测试晶片W上提供电镀溶液，并通过电镀方法在籽晶膜上形成电镀膜2(步骤203)。这里，由于还在布线沟槽1A等的内侧形成籽晶膜，也在布线沟槽1A等的内侧形成电镀膜2。电镀膜2由金属构成。金属的实例为铜等。另外，可以通过无电镀方法形成电镀膜2。

在形成电镀膜2之后，如图3D所示，例如通过化学机械抛光(CMP)除去存在于第一层层间绝缘膜1上的电镀膜2和阻挡金属膜的过量部分，由此形成第一层布线2A、第一层虚拟布线组2B、第一层引出层2C、第一层电极焊盘2D等(步骤204)。具体地说，通过在测试晶片与抛光垫(未示出)接触的状态下旋转测试晶片W和抛光垫，并通过在测试晶片W上提供浆料，来抛光电镀膜2和阻挡金属膜。

通过该工艺，在模拟布线图形No.6上，形成约5.0μm宽和约200μm长的第一布线沟槽2A，并在第一层布线2A两边形成第一层虚拟布线组2B。另外，抛光技术不限于CMP，还可以使用其他技术来抛光。其他技术的实例是电解抛光。

在除去电镀膜2等并形成第一层布线2A等之后，如图3E所示，例如通过CVD或涂敷方法在第一层层间绝缘膜1上形成第二层层间绝缘膜3(步骤205)。

在形成第二层层间绝缘膜3之后，如图3F所示，通过光刻技术在第二层层间绝缘膜3上形成布线沟槽3A、虚拟布线沟槽组3B、引出布线沟槽3C、电极焊盘沟槽3D和3E、过孔3F、以及接触孔3H(步骤206)。

形成布线沟槽3A和电极焊盘沟槽3E以通过引出布线沟槽3C连接。形成布线沟槽3A以与第一层布线2A三维地相交，形成虚拟布线沟槽组3B以与第一层虚拟布线组2B交叠。接触孔3H用于连接第一层电极焊盘2D和将在后面描述的第二层电极焊盘4D。

通过该工艺，在模拟布线图形No.6上，形成约0.3μm宽和约20μm长的布线沟槽3A，并在布线沟槽3A的一边形成虚拟布线沟槽组3B。此外，在第一层布线2A的一边和布线沟槽3A的中心处形成过孔3F，并形成虚拟过孔3G。

在第二层层间绝缘膜3上形成布线沟槽3A等之后，例如通过溅射或CVD，在第二层层间绝缘膜3上形成用于抑制金属扩散进入第二层层间绝缘膜3的阻挡金属膜(未示出)。

在第二层层间绝缘膜3上形成阻挡金属膜之后，例如通过溅射在阻挡金属膜上形成在电镀期间导电的籽晶膜(未示出)。在阻挡金属膜上形成籽晶膜之后，如图3G所示，在测试晶片W上提供电镀溶液，并通过电镀方法在籽晶膜上形成电镀膜4(步骤207)。这里，由于还在布线沟槽3A等的内侧形成籽晶膜，所以也在布线沟槽3A等的内侧形成电镀膜4。

在形成电镀膜4之后，如图3H所示，例如通过CMP来抛光晶片W以除去存在于第二层层间绝缘膜3上的电镀膜4和阻挡金属膜的过量部分，由此形成第二层布线4A、第二层虚拟布线组4B、第二层引出层4C、第二层电极焊盘4D和4E等(步骤208)。

通过该工艺，在模拟布线图形No.6上，形成约0.3μm宽和约20μm长的第二层布线4A，并在第二层布线4A的一边形成第二层虚拟布线组4B。

在形成第二层布线4A等之后，如图3I所示，例如通过CVD或涂敷方法在第二层层间绝缘膜3上形成第三层层间绝缘膜5(步骤209)。

在形成第三层层间绝缘膜5之后，如图3J所示，通过光刻技术在第三层层间绝缘膜5上形成布线沟槽组5A、电极焊盘沟槽5B和5C、以及接触孔5D和5E(步骤210)。

在第一层布线2A与第二层布线4A交叉的正上方形成布线沟槽组5A，并总体上形成为正方形。接触孔5D用于连接第二层电极焊盘4D与将在后面描述的第三层电极焊盘6B，而接触孔5E用于连接第二层电极焊盘4E与将在后面描述的第三层电极焊盘6C。通过该工艺，在模拟布线图形No.6上，形成边长为50μm的正方形的布线沟槽组5A。

在第三层层间绝缘膜5上形成布线沟槽组5A等之后，例如通过溅射或CVD，在第三层层间绝缘膜5上形成用于抑制金属扩散进入第三层层间绝缘膜5的阻挡金属膜(未示出)。

在第三层层间绝缘膜5上形成阻挡金属膜之后，例如通过溅射，在阻挡金属膜上形成在电镀期间导电的籽晶膜(未示出)。

在阻挡金属膜上形成籽晶膜之后，如图3K所示，在测试晶片W上提供电镀溶液，并通过电镀方法在籽晶膜上形成电镀膜6(步骤211)。

在形成电镀膜6之后，如图3L所示，例如通过CMP施加抛光以除去第三层层间绝缘膜5上的电镀膜6和阻挡金属膜的过量部分，由此形成第三层布线组6A、第三层电极焊盘6B和6C等(步骤212)。通过该工艺，在模拟布线图形No.6上，形成边长为50μm的正方形的第三层布线组6A。形成的模拟布线图形No.1至No.18处于图4所示状态。

接着，在形成的模拟布线图形集合体上，评估各测试晶片W，由此探测最适合于所有模拟布线图形No.1至No.18的工艺条件(步骤3)。具体地说，使探针(未示出)与模拟布线图形No.1至No.18的第三层电极焊盘6B和6C的每个接触，并将电流施加到第一层布线2A和第二层布线4A，以便于测量此刻的过孔电阻。然后，对于每个测试晶片W，基于测量的过孔电阻进行统计分析，由此探测最适合于所有模拟布线图形No.1至No.18的工艺条件。

最后，利用探测的工艺条件形成半导体集成电路的布线图形(步骤4)。结果，完成图1所示的半导体集成电路的布线形成工艺。

根据该实施例，通过少量的模拟电路图形可以评估大量的模拟电路图形。具体地说，通过结合所有的参数，存在4374个模拟布线图形。对于这些图形，在该实施例中，每个状态在各自的参数中出现相同次数以得到正交状态，这使其能够仅通过形成并评估18个模拟布线图形No.1至No.18来获得，评估结果与通过结合所有参数获得的模拟布线图形的评估结果近似相同。因此，通过少量的模拟布线图形可以评估大量的模拟布线图形。

根据该实施例，可以提高半导体集成电路的产量。具体地说，如上所述，通过评估模拟布线图形No.1至No.18可以获得的评估结果，与通过结合所有参数获得的模拟布线图形的评估结果近似相同，从而适合于模拟布线图形No.1至No.18的工艺条件也适合于通过结合所有参数而获得的大量模拟布线图形。在该实施例中，采用适合于模拟布线图形No.1至No.18的工艺条件形成布线图形，从而可以提高半导体集成电路的产量。

(实例)

此后，将说明一个实例。在该实例中，通过利用与第一实施例的相同技术来探测工艺条件，并检验采用探测的工艺条件制造半导体集成电路的初始产量。此外，此后通过相同技术修改工艺条件，并且还检验采用修改的工艺条件制造半导体集成电路的产量。另外，作为与该实施例比较的比较实施例，通过利用主要具有参考状态的常规技术来探测工艺条件，并检验采用探测的工艺条件制造半导体集成电路的初始产量。此外，此后通过相同技术修改工艺条件，并且还检验利用修改的工艺条件制造半导体集成电路的产量。

下面将说明结果。图5是根据该实例的产量与时间之间的关系图。如图5所示，在该实例中的初始产量高于在比较实例中的初始产量。由该结果，证实了由该实例中的技术探测的工艺条件适合于各种形状的电路图形。此外，在该实例中的产量提高率也高于在比较实例中的产量提高率。由该结果，证实了该实施例中的技术还有效于修改工艺条件的情况。

(第二实施例)

此后，将说明第二实施例。在该实施例中，将说明把上述第一实施例中说明的工艺条件探测方法应用于晶体管形成工艺的实例。

首先，设计模拟半导体集成电路的晶体管图形的模拟晶体管图形的集合体(下文称之为“模拟晶体管图形集合体”)(步骤1)。通过结合多个限定晶体管形成工艺中的几何结构的参数，来设计各模拟晶体管图形。表3表示多个参数的结合。

                                            [表3]

   K   L      M   N    O     P     Q   R     S  No.1  40％   1.0μm  岛状  0.12μm  0.3μm   0.10μm   大  0.1μm  No.2  40％   1.0μm  T形  0.15μm  0.5μm   0.11μm   中  0.2μm  No.3  40％   1.0μm  L形  0.20μm  1.0μm   0.12μm   小  0.3μm  No.4  40％   2.0μm  岛状  0.15μm  0.3μm   0.11μm   小  0.3μm  No.5  40％   2.0μm  T形  0.20μm  0.5μm   0.12μm   大  0.1μm  No.6  40％   2.0μm  L形  0.12μm  1.0μm   0.10μm   中  0.2μm  No.7  40％   5.0μm  岛状  0.12μm  0.5μm   0.12μm   中  0.3μm  No.8  40％   5.0μm  T形  0.15μm  1.0μm   0.10μm   小  0.1μm  No.9  40％   5.0μm  L形  0.20μm  0.3μm   0.11μm   大  0.2μm  No.10  80％   1.0μm  岛状  0.20μm  1.0μm   0.11μm   中  0.1μm  No.11  80％   1.0μm  T形  0.12μm  0.3μm   0.12μm   小  0.2μm  No.12  80％   1.0μm  L形  0.15μm  0.5μm   0.10μm   大  0.3μm  No.13  80％   2.0μm  岛状  0.20μm  0.5μm   0.10μm   小  0.2μm  No.14  80％   2.0μm  T形  0.12μm  1.0μm   0.11μm   大  0.3μm  No.15  80％   2.0μm  L形  0.15μm  0.3μm   0.12μm   中  0.1μm  No.16  80％   5.0μm  岛状  0.15μm  1.0μm   0.12μm   大  0.2μm  No.17  80％   5.0μm  T形  0.20μm  0.3μm   0.10μm   中  0.3μm  No.18  80％   5.0μm  L形  0.12μm  0.5μm   0.11μm   小  0.1μm

K：模拟晶体管图形；L：AA虚拟密度；M：AA虚拟尺寸；N：AA虚拟形状；O：栅电极形成宽度；P：栅电极形成长度；Q：接触孔直径；R：误对准程度；S：STI形成宽度

如表3所示，在该实施例中，使用八个参数来形成由模拟晶体管图形No.1至No.18构成的模拟晶体管图形集合体。作为参数，使用了“有源区虚拟密度(AA虚拟密度)”、“有源区虚拟尺寸(AA虚拟尺寸)”、“有源区虚拟形状(AA虚拟形状)”、“栅电极形成宽度”、“栅电极形成长度”、“接触孔直径”、“误对准程度”和“浅沟槽隔离形成宽度(STI形成宽度)”。

各参数至少具有两个状态。“有源区虚拟密度”具有两个状态“40％”和“80％”。“有源区虚拟尺寸”具有三个状态：“1.0μm”、“2.0μm”和“5.0μm”。“有源区虚拟形状”具有三个状态：“岛状”、“T形”和“L形”。

“栅电极形成宽度”具有三个状态：“0.12μm”、“0.15μm”和“0.20μm”。“栅电极形成长度”具有三个状态：“0.3μm”、“0.5μm”和“1.0μm”。

“接触孔直径”具有三个状态：“0.10μm”、“0.11μm”和“0.12μm”。“误对准程度”具有三个状态：“大”、“中”和“小”。“浅沟槽隔离形成宽度”具有三个状态：“0.1μm”、“0.2μm”和“0.3μm”。

各状态在各参数中出现相同次数。例如，在“有源区虚拟密度”中，状态“40％”和“80％”分别出现九次，而在“有源区虚拟尺寸”中，状态“1.0μm”、“2.0μm”和“5.0μm”分别出现六次。在其他参数中，“有源区虚拟形状”、“栅电极形成宽度”、“栅电极形成长度”、“接触孔直径”、“误对准程度”和“浅沟槽隔离形成宽度”也出现相同次数。

接着，在测试晶片上形成设计的模拟晶体管图形集合体。当形成这种模拟晶体管图形集合体时，制备多个测试晶片，并采用对于每个测试晶片不同的工艺条件在每个测试晶片上形成模拟晶体管图形集合体。

此后，在形成的模拟晶体管图形集合体上，评估各测试晶片，由此探测最适合于所有模拟晶体管图形No.1至No.18的工艺条件.最后，使用探测的工艺条件形成半导体集成电路的晶体管图形。

(第三实施例)

此后，将说明第三实施例。在该实施例中，将说明一个实例，其中分别在每个参数中探测不适合于预定工艺条件的状态，并形成布线图形以便不具有这些不适合的状态。

首先，设计与上述第一实施例相同的模拟布线图形集合体。接着，在测试晶片W上形成设计的模拟布线图形集合体。这里，在该实施例中，采用预定的工艺条件在一个测试晶片W上形成模拟布线图形集合体。

此后，在形成的模拟布线图形集合体上，评估各模拟布线图形，由此探测到每个参数中不适合的状态。具体地说，相似于第一实施例，使探针(未示出)与模拟布线图形No.1至No.18的第三层电极焊盘6B和6C的每个接触，并将电流施加到第一层布线2A和第二层布线4A，以测量此刻的过孔电阻。然后，基于测量的过孔电阻对每个布线图形进行统计分析，并在每个参数中分别探测不适合预定工艺条件的状态。

最后，设计布线图形以不具有不适合预定工艺条件的状态，并采用预定工艺条件形成设计的布线图形。

应该注意，本发明不限于在前述实施例中说明的内容，并可以在不脱离本发明的内容和目的范围内适当地修改结构、材料、各单元的布置等。例如，将本发明的工艺条件探测方法应用于在前述第一实施例中的布线形成工艺，并将本发明的工艺条件探测方法应用于前述第二实施例中的晶体管形成工艺，但是，该工艺条件探测方法可以用于半导体集成电路制造工艺的其它工艺。

在前述第一实施例中使用八个参数来设计模拟布线图形，并在第二实施例中使用八个参数来设计模拟晶体管图形，但是参数的数量不限于8个。

在前述第一和第三实施例中，模拟布线图形集合体由18个模拟布线图形构成，且在第二实施例中模拟晶体管图形集合体由18个模拟晶体管图形构成，但是图形的数量并不限于18个。