在双金属/多晶硅氧化物氮化物氧化物硅阵列中的联结及选取步骤

摘要

在本发明中，通过提供特别的阵列端结构及其制造方法，扩散位线的三抗阻层、控制栅极及字栅极多晶硅(其是在控制栅极多晶硅可在扩散位线的顶部上运行处)，可非常有效地只与三层金属线联结，且保持最小金属间隔，联结方法亦可包含有一位扩散选择晶体管及/或一控制栅极线选择晶体管线，选择晶体管的目的可降低位线或控制栅极线的整体电容，或限制在编程及/或清除期间单元的接地次阵列收到的干扰情况。

说明书

技术领域

本发明有关于形成高密度金属/多晶硅氧化物氮化物氧化物硅(MONOS)存储器阵列之联结(束住)方法，且具有减少的位线电容、减少的控制栅极电容、及减少字栅极电容，而使用三层金属线，而造成一个具有高效能的高密度MONOS存储器阵列。

背景技术

双MONOS结构已介绍于美国专利第6,255,166号及美国专利申请案号第09/861/489号及第09/595/059号(由Seiki Ogura提出申请)中，且双MONOS存储器阵列的多种阵列制造方法也已介绍于美国专利第6,177,318号及第6,248,633B1号及美国专利申请案号第09/997/074号(由2001年11月21日提出申请)中。

双弹道MONOS存储器单元(如图1A所示)，可排列于一位扩散阵列中，如下所示：每个存储器单元包含有两氮化物区031，其包括具有一字栅极040及半源极扩散区及半源极扩散区及半位扩散区(003)的储存元件，两邻近储存元件共享扩散接合区，可各别地(042)定义在相同的扩散区(003)上的控制栅极、或共同共享在相同的扩散区(003)上的控制栅极(043)，控制栅极与底部扩散接合区电性地隔离，在单元之间共享扩散区，且与侧壁控制栅极(042)平行的设置，且与字线(041)垂直地设置，扩散线变成为位线。

在一常规MOSFET存储器中，使用一个由一多晶硅栅极所组成的晶体管结构，该多晶硅栅极是在源极及漏极扩散区之间，且垂直地设置扩散位线，当存储器阵列变大时，位线(BL)及字栅极线(WG)亦变长，由于连续的字栅极在大存储器元件中具有高的字线电阻。为了要减少字线电阻，必须将字线定期地连接到一金属线，该金属线系与多晶字线垂直地设置，此被称为一″联结″或″束缚″字线，再者，可次排列位扩散线，且可通过一传导金属线而联结位线，在此典型的存储器中，每个多晶硅字线联结到一金属字线，该金属字线是在每个多晶字线的顶部上设置，且通过另一层金属线而联结每个扩散线，该每个扩散线系与字线直角地设置。

然而，在图1A中所示的高密度双MONOS单元，晶体管包括有三个栅极，是在源极及漏极扩散区之间，可能需要联结控制栅极及字栅极及位扩散区的三层抗阻层，以减少电阻且达到欲达成的效能。在较高的密度中，多晶硅控制栅极线及扩散位线可互相平行的设置且在其顶部。若单元受到金属间隔限制且需要联结时，意思是金属线的两个额外层必须在其顶部上设置且与两个抗阻层接触，此系为一个安装设计及工艺挑战，当混合四个线组在最小金属间隔中的其顶部上互相设置时，且不可能将两个抗阻层联结到两个各别的金属层。

发明内容

然而，在上述描述的存储器单元中，将加入另一个第三抗阻层，且通过第三层金属而联结，然后一个灵敏三维解法会使得它可能通过三个金属线联结到三个抗阻层。

本发明之一主要目的，是提供一种在存储器单元中的高电阻线及低电阻金属线间联结之新颖方法，该存储器单元具有三种形式的高电阻线。

本发明之另一目的，是提供一种联结之新颖方法，以致于在一单元尺寸内三种高电阻线可由三种低电阻线而联结，该单元尺寸系由最小金属间隔所限制。

本发明之又一目的，是提供一种形成高电阻线的联结接触区之方法。

本发明之又一目的，是提供一种联结三种高电阻线到低电阻金属线之方法，且同时提供位线选择晶体管。

本发明之又一目，是提供一种联结三个高电阻线到低电阻线之方法，且提供位线及控制栅极选择晶体管。

在本发明中，通过提供特定的阵列末端结构及其制造方法，三电阻层的位线、控制栅极及字栅极多晶硅(其控制栅极多晶硅可于扩散位线顶部上设置处)有效率的只联结到三层金属线，而保留最小金属间隔。

当存储器变得过大时，位线的总电容也变得很大，且对于特定应用速度RC时间限制也变得过大，因此，需要将位线再细分成为几个部份，选取由设置一选择晶体管于被再细分部份的每个末端上的每个部份，如此，总位线电容降低到整体金属线电容及元件已选取部份的总和，再者，上述联结发明扩及到在位线上设置选择晶体管，再者，也提出另一个脱离阵列结构的联结方法(揭露于美国专利中请案号第09/994/084号)使用相似的方法。图2提供一种概念上的说明，系一存储器单元阵列具有控制栅极线142及位线103且互相的平行的设置，且字栅极140与控制栅极及位线两者垂直的设置，字栅极多晶硅线系联结到金属，扩散位线尚可通过一位线选择晶体管196而分割成为一个次阵列，其连接到一个主位线，控制栅极多晶硅亦可通过一控制栅极线选择晶体管195而分割成为一个次阵列，其系连接到一个主控制栅极。

本发明的第一个实施例提供一种三个电阻层到三个传导层之联结方法，系有两电阻层(003、042)设置于其上且相互平行处，且第三电阻层(040)系与第一两电阻层(图3)直角的设置。单元宽度及高度在垂直及水平分向中提供一传导金属，每个电阻层周期地以一各自的顶传导线而接触(联结)，以降低总抗阻层电阻。为了要降低电阻，中间抗阻层2(042)系周期地连接到传导层061(M1)，该传导层061(M1)是在中间抗阻层2(042)上。为了要产生一个在底部抗阻层1(003)及最高传导层M3(081)间的连接，将第二抗阻层2(042)切断且隔开，其系为了暴露出底部抗阻层1(003)，然后从底部阻层1(003)到顶部传导层3(M3)081建立一个接触窗/贯穿孔叠层，第二抗阻层2(042)的两末端通过与第二传导层M2(071)接触而连接在一起，此第二传导层M2(071)线通过使用相邻单元的开口空间而绕过接触窗/贯穿孔叠层，此绕过路径将在后面会被称为一″回路″，由于此第二传导层M2(071)的绕过回路阻挡了接触到底部抗阻层1(061)，联结会设置在每隔一组的混合线上，未联结可能会在另一个位置、一个短的或距离很远的位置上联结，因此，当所有四个层平行地设置且互相于其上，通过使用一个额外的传导金属层，两个抗阻层可联结到两个传导层，额外第二传导层M2(071)只使用于联结区中，且否则使用于其他的区以在第三抗阻层3(040)联结，该第三抗阻层系与第一及第二抗阻层1(003)及2(042)直角地设置，对于说明，为了减少抗阻层的电容，传导层1(061)联结到抗阻层2(042)；传导层2(071)联劫到抗阻层2(040)且传导层3(081)联结到抗阻层1(003)。在回路中，传导层2(071)使用于绕过接触窗叠层且一起连接抗阻层2(042)的边缘，然而，此也可能交换传导层1(061)及传导层2(071)的功能，且将他们分别地联结到抗阻层3(040)及抗阻层2(042)，因此，在最小单元/最小间隔中三个抗阻层可通过三个传导金属层而联结。

在第二个实施例中，在双MONOS存储器的扩散位阵列中(其系制造出存储器元件结构处如美国专利第6,248,633B1号中所描述的)，形成联结151的位扩散区接触窗，然后，通过使用抗阻到传导层联接方法(系描述于第一个实施例设计中)，控制栅极多晶硅143系与金属1(161)联结且位在线边缘上(如图5B所示)。在阵列中，金属2(M2)用于降低多晶硅字栅极线的电容，然而，在联结区中，如说明于图5C。M2(172)亦使用于连接切断的CG线的边缘，其连接于金属1(M1)161，M2线环绕接触窗/贯穿孔叠层151，其系连接扩散位线103到图5D平行执行的M3(181)。由于M2(171)回路阻挡了在相邻单元中的位线接触窗，因此联结区接触替换位线及替换CG线，未接触的线可立即地联结在分开的联结区下或在次阵列的另一端。此也可能交替此阵列金属1及金属2的功能，且金属2用于联结及降低控制栅极线的电容。

在本发明的第三个实施例中，联结方法亦包含有一位扩散选择晶体管及/或一控制栅极线选择晶体管，选择晶体管的目的可降低位线或控制栅极线的总电容，或以限制扰乱状态，其是在编程及/或清除期间一聚集的次阵列易遭受到的，这些选择晶体管加到存储器单元次阵列间的联结区中。图8A及图9C系显示在联结区中的一位选择栅极211及控制栅极选择栅极212的例子，参阅图7A到图7E及图8A，系显示在一次阵列两侧上的联结区，位线选择栅极211系设置近靠于阵列，且控制栅极选择栅极212系设置于阵列的位线选择栅极外部。在次阵列的末端上，其是在形成控制栅极侧壁(图7A)之前通过植入N+型如As而将位扩散区延伸超过控制栅极的边缘，位扩散延伸区204及位选择晶体管211轮流地提供于次阵列的两侧上，选择晶体管系通过浅沟槽隔离而互相的隔离，(图7E及图8A)位选择栅极211系水平地设置，且水平的栅极成为位选择栅极，在位选择晶体管另一侧的扩散区通过扩散区间的接触窗堆叠251而连接主位线到第二层金属2(271)(如图9A所示)。当也需要控制栅极选择晶体管212时，在相外及两次阵列两边元内的两位线选择晶体管211间设置一对控制栅极选择晶体管212，该对控制栅极选择线与字栅极平行的设置，且与位线及控制栅极线垂直的设置(图8A)。在两控制栅极212间的中心接触窗254成为控制栅极连接，其表示与金属M3垂直进行的主控制栅极线(如图8A及图8D所示)，控制栅极选择晶体管的另一个扩散区局部地通过金属M1(261)而连接到多晶硅控制栅极联结252的另一末端。(图8B)主位线在金属2(271)中执行，仅靠近主CG接触窗，将主位线切断且连接到金属1(261)，其系为了环绕主控制栅极接触窗254以完成位联结(图8C)，因此在次阵列空间的一个边缘上时，由M2线交换位选择栅极/联结且由M3交换控制栅极选择/联结，可使用一M1-局部连接及回路而完成之，金属1也可以用于阵列区以在间隔上联结字栅极线，以降低多晶硅栅极电容。此实施例显示一位选择晶体管及控制栅极选择晶体管，使用相同的接触窗及金属线方法，亦可能执行只有位线选择区的晶体管联结及选择区，或只有控制栅极线选择区。

第四个实施例显示一种在另一个种类的阵列配置的联结方法，称之为″金属位″，其通过一接触窗351(参阅图10C、图11B及图12B)而将每个单元的扩散区连接到第一层金属(M1)361，多晶硅控制栅极线342及多晶硅字栅极线340互相平行的执行，且与位金属线361直角的执行(图12)。准备一多晶硅垫，其系为了要在控制栅极多晶硅及金属间做接触(图10A到图10C)，系使用自行对准方法而形成此多晶硅垫343，该方法系如先前实施例中提到的，金属M2(371)用于连结控制栅极342(图11C)及字栅极(11D)，字栅极接触窗355系设置于开口空间中，其系由切断控制栅极M2线及环绕金属1所产生，系为了避免字栅极接触窗区。通过替换一半金属间隔的金属2及3线及环绕M2及M1，每个控制栅极线342及每隔一个字栅极线340，可在相同的区域中接触(图12A)。由于控制栅极线系为一个窄侧壁的多晶硅，该多晶硅具有比字栅极线较高的电阻，联结到此次阵列两端上的每个CG线的能力，对于高性能应用是很有帮助的。

附图说明

根据本发明之方法的特征与优点将由下列配合附图的说明而更清楚地被了解，包括有：

图1A是现有技术一双MONOS存储器元件之横剖面图。

图1B是图1C之等效电路图。

图1C是在形成接触窗及金属线之前的一双MONOS阵列之俯视图。

图2是本发明第三个实施例，概念说明通过金属线2而联结电阻字线及设置位线及控制栅极选择晶体管，以改良RC时间常数，且达到联结目标。

图3是本发明第一个实施例中，通过最小隔间中三个传导线而联结三个电阻层之三维示意图。

图4A及图4C是本发明第二个实施例之横剖面图，结合两侧壁栅极元件到一单独控制栅极，且通过蚀刻掉已结合的控制栅极多晶硅而形成一位接触窗区。

图5A是一俯视图，是由图4A到图4C的工艺中所获得的存储器阵列。

图5B是一俯视图，是在处理图5A中的金属1及贯穿孔。

图5C是一俯视图，是在图5A中形成金属2之后。

图5D是一俯视图，是在图5A中形成金属3之后。

图6A是在图5A中联结区的一放大示意图。

图6B是在图6A中联结区上的控制栅极及位线连接区的放大示意图。

图6C显示图6B中的剖面线A-A′，在形成金属3之后的控制栅极联结区之横剖面示意图。

图6D显示图6B中剖面线B-B′，在金属线3形成之后的控制栅极联结区之横剖面图。

图6E是具有三层金属联结的次阵列之等效电路图。

图7A到图7C是本发明第三个实施例之横剖面图，系形成侧壁控制栅极且设置垫，用于控制栅极接触窗。

图7D是图7B之俯视图。

图7E是一俯视图，是在图7B中完成控制栅极及形成位选择栅极，在控制栅极下位扩散区N+延伸通过到选择晶体管。

图8A是一俯视图，是在金属设前的联结区及位选择及控制选择晶体管。

图8B是一俯视图，是在图8A中的金属1配线之后。

图8C是一俯视图，是在图8A中的金属2配线之后。

图8D是一鸟瞰图，是在8A图中的金属3配线之后。

图9是本发明第三实施例的横剖面图。

图9A是图7E及图8A的B-B′线之横剖面图。

图9B是一俯视图，是设置选择元件的另一个方法。

图9C是本发明第三个实施例之等效电路图。

图10A到图10C是本发明第四个实施例之横剖面图，说明形成双MONOS元件的不同阶段，该双MONOS元件是在每个存储器单元上具有一位接触窗。

图11A是一俯视图，是仅仅在图10C中的金属1配线之前。

图11B是一俯视图，是仅仅在图10C中的金属1配线之后。

图11C是一俯视图，是仅仅在10C图中的金属2配线之后。

图11D是一俯视图，是仅仅在10C图中的金属3配线之后。

图12A是图10C中联结区之放大俯视图。

图12B是图12A(A-A′)中的控制栅极接触窗区之横剖面图。

图12C是图12A(B-B′)中的控制栅极接触窗区之横剖面图。

图12D是次阵列之等效电路图，该次阵列具有一接触窗于每个位扩散区上，且通过一第一金属线而连接。

具体实施方式

本发明的第一个实施例提供一种三抗阻层联结到三传导层之方法，其有两抗阻层(003、042)在其上运行且互相平行，且第三抗阻层(040)与第一两抗阻层(图3)直角地运行，单元宽度及高度在垂直及水平方向两者中提供一传导金属，每个抗阻层周期性地通过一各自的顶部传导层而连接(联结)，以减少总抗阻层电阻。为了要降低电阻，中间抗阻层2(042)系周期性地连接到传导层061(M1)，其是在其上。为了要在底部抗阻层1(003)及最上面的传导层M3(081)间建立一个连接，将第二抗阻层2(042)切断且隔开，其是了要暴露出底部抗阻层1(003)，然后从底部抗阻层M1(071)到顶部传导层(M3)081建立一接触窗/贯穿孔叠层，第二抗阻层2(042)的两端通过接触到第二传导层M2(071)而连接在一起，此第二传导层M2(071)线通过使用相邻单元的开口间隙而越过接触窗/贯穿孔叠层，此越过路径将在以下被称为一″回路″。由于此第二传导层M2(071)的越过路径阻挡接触到底部抗阻层1(003)，此联结设置在每隔一组混合线，未联结的线可在另一个位置、一短的或远的距离处联结，因此，通过使用一额外的传导金属层，两抗阻层可联结到两传导层，而所有四层在其顶部平行地运行，该额外的传导层M2(071)系只使用于联结区中，不且不然可使用于其他区中，以在第三抗阻层3(040)间联结，其系与第一及第二抗阻层1(003)及2(042)直角地运行，对于此说明，为了要降低抗阻层的电阻，传导层1(061)联结到抗阻层2(042)；传导层2(071)联结到抗阻层3(040)且传导层3(081)联结到抗阻层1(003)。在回路中，传导层2(071)用于越过接触窗叠层且一起连接到抗阻层2(042)切断边缘。然而，此也可能交换传导层1(061)及传导层2(071)的功能，且将它们分别的联结到抗阻层3(040)及抗阻层2(042)，因此三抗阻层可在最小单元/金属间隔中通过三传导金属层而联结。

本发明的第二个优选实施例将讨论于图4到图6。

在美国专利第6,248,633B1号中，教导制造弹道双MONOS存储器单元，如图4A所示，每个存储器单元包括有两氮化物储存区131(其系包括有一字栅极140的储存元件)、及半一源极扩散区及半一位扩散区(103)，扩散接合面系由两相邻储存元件分享，由在两侧字栅极侧壁的垂直反应离子蚀刻而定义出控制栅极142，共享位扩散区103的一对控制栅极142，可通过堵塞多晶硅而连接在一起，如图4B所示，以降低电阻。在定义侧壁栅极142之后，一氧化硅膜124-A成长或淀积覆盖于控制栅极及扩散接合面103上，以形成一隔离层124，如图4B。然后淀积及平坦化在个别的控制栅极142间峡谷中的多晶硅，多晶硅控制栅极上不必要的氧化物124-A系通过湿式及干式蚀刻而被一除掉，淀积一多晶硅以填充字线间的间隙，且通过CMP而平坦化，以移除在字栅极上的多晶硅，如图4B所示。控制栅极143系电性隔离底部扩散接合面103，扩散区在侧壁控制栅极142之下运行，且与字线垂直，以稍后形成控制栅极上。

位扩散区系使用光阻掩模193而暴露出来，如图4B所示。多晶硅142及143系使用例如一种具有一氯基的反应离子蚀刻(RIE)工艺而选择性地蚀刻，接著一位接触离子植入104(如As)，如图4C所示，以在ONO下形成所有n+区分布，且产生一个具有n+载体的无边缘接触窗区。

接著一种常规金属接触窗工艺；例如，该开口中的氧化淀积、氧化物的化学机械研磨(CMP)、一接触窗孔洞的开口、钨填充、及钨的CMP，图4C系说明完成的位扩散联结接触窗151及控制栅极接触窗152，图5A系显示在点的MONOS元件之俯视图，图4C系显示图6B中B-B′线的横剖面图，联结接触窗孔洞152及位接触窗孔洞151系设置在交换位线及控制栅极线，设置在两边缘上的控制栅极接触窗(如图5A所示)与第一金属161连接在一起，如图5B所示，是在第一金属垫设置在位接触窗以堆起处。贯穿孔工艺接著堆起位接触窗及控制栅极接触窗，将在两侧位接触装151的第一金属线打开，以越过第二金属回路171，如图5C所示。字线也联结到第二金属线(未显示)，位接触窗叠到第二金属垫及第二贯穿孔孔洞，且联结到第三金属，如图5D所示。

图6A是图5A中联结区之放大示意图，图6B是图6A中联结区上的控制栅极及位线连接区两者之放大示意图，图6C显示图6B中的剖面线A-A′，在形成金属3之后的控制栅极联结区之横剖面示意图，图6D显示图6B中剖面线B-B′，在金属线3形成之后的控制栅极联结区之横剖面图，图6E是具有三层金属联结的次阵列之等效电路图。

在一个最小线间隙中，因此使用第一金属及第二金属将金属联结形成到控制栅极，且使用第三金属使位线立刻在控制栅极143下运行，使用第二金属而形成连结到字线的金属。

本发明第三个实施例将描述于图7到图9，第三个实施例完成具有选择元件的联结方法，本发明的减少位线及控制栅极电容，在一个密的次阵列中通过设置位选择栅极及控制选择栅极及先前的金属联结而达成，图8A说明在定义接触窗之后的一俯视图，控制栅极接触窗252系设置在次阵列的末端，位扩散选择栅极211系设置在次阵列(图7E)的两侧上，位扩散接触窗251系设置在次阵列的另一侧上，如图8A所示。在一对控制栅极选择元件212的区域中，三个接触窗253、254、253系设置如图8A所示。选择栅极定义要选择那个次阵列，中心接触窗254系连接到主控制线，接触窗253的两侧连接到次阵列控制栅极，使用三个金属曾而将这些位线及控制栅极配线，回路262及局部连接262作为第一金属，如图8B所示，主位线271作为第二金属，如图8C所示，且主控制线281作为第三金属，如图8D。

图7A、图7B、及图7C说明形成控制栅极及其接触窗的各种工艺步骤之横剖面图，均匀的多晶硅层242/243系淀积覆盖于字栅极240上，如图7A所示。在本发明的工艺中，控制栅极接触窗243系设置在浅沟槽隔离(STI)区202上，其是在凹陷的光阻掩模或硬掩模290所覆盖处，此掩模适用暴露出控制栅极多晶硅(除了控制垫区外)，然后执行垂直蚀刻侧壁多晶硅，以得到侧壁控制栅极242，蚀刻掉覆盖在位扩散接合面203上的多晶硅，然而，覆盖在STI区上的多晶硅243被凹陷的掩模290所覆盖，且控制栅极接触窗垫的填充多晶硅停留如图7B，其俯视图提供于图7D。

在定义出包括有选择栅极的周围区域之后，氧化物245系淀积以填充字栅极间的区域，且平坦化直到暴露出盖氮化物230，淀积字线(配线)多晶硅246，接着清除盖氮化物以提供自行对准，字线系通过现有技术的微影及随后的RIE蚀刻而定义出来，淀积多晶硅246及字栅极多晶硅240均蚀刻到字栅极氧化物，此接着现有技术接触窗工艺及一系列的氧化物填充、氧化物CMP、接触窗开口、钨淀积及钨CMP，以形成控制栅极接触窗252。图7E系为接触窗工艺后之俯视图，图7C系为图7E中在控制栅极接触窗252上运行的A-A′线之横剖面图。

在N+扩散区中定义出延伸扩散区204，该N+扩散区系在由砷离子植入所环绕之下，该砷离子植入系具有一个1E15到2E15离子/立方公分之间的剂量及一个在40到60电子伏特之间的能量，且立即在STI形成以维持在扩散位204及位线选择扩散区206(图9A)间的电连续之后。

此控制选择元件212可为N-沟道(且将P-阱区隔离P-基板)、或可为一P-沟道元件(且具有一个独立的N-阱区)，当使用P-沟道元件，施加于选择栅极212上的电压需小心地放电以接近低接地层，在P-沟道元件上的输入电压至少低于临限电压(Vt)。若P-临限值为-1.0V，则ON的选择栅极电压需至少为-1.0V以代替正常的0V。然而，与N-沟道选择栅极相比，此额外负电压的复杂性会成功。在N-沟道选择元件中，为了要通过高电压Vcg(5-6V)，控制选择栅极需要至少Vcg+Vt(Vsub＝Vcg)，其意思是在选择栅极上约7-8V，以需要通过5.5V，因此，此额外高电压(差不多40％较高)迫使使用至少40％的高电压支撑元件的较厚氧化物，若选择P-沟道选择元件而不是N-沟道元件，则可避免此额外的氧化物厚度。

一对控制栅极选择线系与字栅极平行的运行，且与位线及控制栅极线垂直的运行，如图8A所示。在两控制栅极212间的中心接触窗254，成为控制栅极连接点到主控制栅极线，该主控制栅极线与垂直的与金属M3(281)，如图8A及图8D。控制栅极选择晶体管的其他扩散区，系局部地通过金属M1(261)而连接到多晶硅控制栅极选择联结252的另一端上。(图8B)主位线在金属2(271)中运行，而靠近主CG接触窗，将他们切断且连接到金属1(261)，其系为了环绕主控制栅极接触窗254以完成位联结，如图8C所示。因此，在次阵列间隙的一个边缘上，替换位选择栅极/联结贯穿孔M2线及控制栅极选择/联结贯穿孔M3，可使用一M1-局部连接及回路而完成，金属1亦可使用于阵列区中，以联结字栅极线时以减少多晶硅字栅极电阻。

在美国专利第6,248,633B1号双MONOS单元元件中，本发明特殊配线技术的应用系说明于图9C中，穿过球状金属2的位线信号BL[1]，系连接到位选择晶体管(位选择1)的一侧，且输出系连接到位扩散线的另一侧，该位扩散线系连接到另一个位选择晶体管(位选择0)的漏极上，源极接合面系连接到BL[0]金属2线，当选择在两位选择晶体管间方块的一个字线时，BL[1]的位信号经过双单元及其范围BL[0]，换言之，CG[0]控制栅极信号顺便进入控制栅极晶体管CG[1]的漏极，且通过选择晶体管，然后控制栅极信号传送到两位选择晶体管间的控制栅极。

图9B系为另一种设置具有直接埋入接触窗256到控制栅极的选择元件，由于接触窗会排除第一金属金属局部线连接到一次阵列控制栅极及一选择元件源极扩散区，因此，此会减少联结区域，控制栅极延伸到选择元件源极扩散区，在移除ONO之后，接触窗256连接到底部的扩散区，当选择出选择栅极231时，主控制栅极线281及第三金属的控制栅极信号穿过叠层贯穿孔256，且传送到源极扩散区256。

在本发明的第四个实施例中，本发明的联结方法可使用于揭露于审查中美国专利申请第09/810,122号及第09/994,084号非挥发性存储器中，此实施例将讨论于图10到图12。

在双MONOS存储器元件的另一个配置中，系揭露一种字栅极及控制栅极联结到平行运行的两金属线之方法，在本发明的工艺中，浅沟槽隔离(STI)上的控制栅极接触窗区343，系覆盖以凹陷的光阻或硬掩模，如TEOS氧化物，然后进行垂直蚀刻侧壁的多晶硅，侧壁控制栅极342留在字栅极340的侧壁上，然而，多晶硅343系由凹陷的掩模391所保护，如图10A所示，一个常规的CMOS栅极扩散区接着形成逻辑栅极结构而保护存储器区域，然后逻辑栅极的侧壁介电间隙壁接着如图10B所示，逻辑栅极上的侧壁介电间隙壁可为一薄的氧化物及氮化物间隙壁，由于侧壁控制栅极可比40nm薄，且控制多晶硅栅极的顶部相当低于字栅极多晶硅的顶部，氮化物间隙壁可覆盖整个控制栅极多晶硅，在位接触窗351的开口期间，由于在氧化物RIE期间，氮化物具有一个较低的蚀刻速率，将可忍受为小的接触窗覆盖在氮化层上的叠层，一控制栅极接触装352系制造覆盖于控制栅极接触窗多晶硅343上，也形成字线接触窗355及位接触窗351，位线系由第一金属361而联接(如图10C及图11B)，控制栅极系由第二金属371而联接(如图11C)，及字线系由第三金属381而联接(图11D)。

每个单元的扩散区通过一接触窗351而连接到第一层金属(M1)361(如图10C、图11B、及图12B)，多晶硅控制栅极线342及多晶硅字栅极线340互相平行的运行，且与位金属线362成直角，金属(M2)371系使用于联结控制栅极342(图11C)，且金属(M3)381系使用于联结字栅极340(图11D)，字栅极接触窗355系设置于开口间隔中，其开口间隔系通过切断控制栅极M2线及环绕金属1而产生的，以避开字栅极接触窗区(图11C)，通过移动一半的金属间距的金属2及金属3线及环绕M2及M1，每个控制栅极线342及每隔字栅极线340可在同一个区域中连接(图12A)。

此实施例的等效电路图显示于图12D中，联结区域系设置于存储器阵列块的两侧上，定义为顶部及下部联结区，联结控制栅极线的控制栅极接触窗系设置于顶部及下部联结区两者上，字接触窗系交替的设置于顶部及下部区上。

虽然本发明已参考其优选实施例而被特别地表示并说明，惟熟习本技术之人士应了解地是各种在形式上及细节上的改变可在不背离本发明之精神与范畴下为之。