以库仑阻塞原理设计的单电子存储器及其制备方法

摘要

本发明涉及一种以库仑阻塞原理设计的单电子存储器及其制备方法。该器件包括：以SOI为衬底，表面为一个单晶硅层；在掺杂后的表面硅层中刻蚀出一个碳纳米管晶体管结构，它包括一个作为源极的电极、一个作为漏极的电极和一个栅极，一根单壁碳纳米管设置在两个电极上欧姆接触，其中栅极处在源、漏两个电极的中间，碳纳米管的一侧；另一根具有2个以上隧穿结结构的碳纳米管设置在栅极和碳纳米管晶体管的源或漏极的电极上形成欧姆接触。该器件制备方法易于操做。通过控制几十个甚至几个电子就可以实现存储器的正常工作，并且不受随机背景电荷的影响；同时，器件每一个存储单元只具有两个电极引线，容易实现器件的高度集成和实现低功耗下信息的超高密度存储。

说明书

技术领域

本发明属于单电子存储器件，特别是涉及一种利用具有多量子点结构的纳米线的库仑阻塞效应设计制备的可在室温下工作的具有低功耗的单电子存储器及其制备方法。

背景技术

存储器在全世界半导体市场中占据了40％的份额，存储器以外的其它半导体产品每2年更新一代，而存储器则是每18个月一代，以动态存储器(DRAM)的发展为例，1988年日本在硅片上刻线的线宽达到了0.8微米，4Mb的动态随机存储器DRAM问世，从而进入了特大规模集成ULSI时代；1992年线宽0.5微米的16Mb芯片投产；1994年线宽0.35微米的64Mb芯片投产；不久就将实现0.13微米的4Gb的DRAM。但是维持尺度不断减小的趋势面对着极其严重的挑战，即存储单元中的电容不能太小，如果这个电容小到不能提供足够多的电子给放大器，那么整个存储器将被噪声所淹没，将不能保证信息存储的可靠性；同时，每个存储单元的电子数目随着存储器件集成度的进一步提高将变得越来越小时，存储器中的MOS场效应晶体管将逐渐变得不稳定。因此，寻找尺寸小、成本低、速度快、稳定性好的存储器件，并实现器件的高度集成化，已经成为了半导体工业所面临的关键性问题。

目前，人们已经开始对纳米量级的存储器件进行研究，希望能够找到解决问题的办法。在过去的几年里，研究工作主要集中在单电子存储器件上，出现了一种具有多隧穿结(MTJ)的纳米线和传统的金属-氧化物-半导体场效应晶体管(MOSFET)结构的单电子存储器(《应用物理快报》Appl.Phys.Lett.1999，74，1293)，尽管这种器件解决了困扰传统存储器的功耗等若干问题，但是这种器件也存在着很多不足，主要有以下两个方面：(1)利用了MTJ/MOSFET结构，限制了集成度的进一步提高，这是因为MOSFET的尺寸不可能太小，否则工作的电子数目太少，将影响器件的稳定性，同时还要考虑到MOSFET尺寸减小使得制备工艺面临很大的困难。此外，纳米线还有两个很大面积的控制栅，通过给控制栅施加偏压耗尽纳米线形成多量子点结构。由此可见，存储器的存储密度受到了限制。(2)器件中纳米线出现库仑阻塞效应的温度很低，导致存储器件工作温度很低，通常只有几十K。(3)存储器只能用作动态存储器，因此工作时需要不断的刷新，增大了器件的耗电量。(4)器件结构复杂，在集成的存储器电路中，需要很多的导线和引线，因此器件不利于集成。由此可见，传统MTJ/MOSFET结构的存储器限制了器件的性能，若想提升这种类型的单电子存储器的性能，必须找到具有更高集成度的存储系统来替代MTJ/MOSFET系统。

发明内容

本发明的目的是解决传统存储器和单电子存储器发展所面临的困难，克服已有的MTJ/MOSFET结构存储器，限制了集成度的进一步提高的缺陷；和器件中纳米线出现库仑阻塞效应的温度很低，导致存储器件工作温度很低的缺陷；以及器件的耗电量大的缺陷；从而提供一种结构简、集成度高、速度更快的利用碳纳米管中量子点的库仑阻塞效应和碳纳米管晶体管，制备具有低功耗的单电子存储器及其制备方法。

本发明的目的是这样实现的：

本发明提供的以库仑阻塞原理设计的单电子存储器，包括：以SOI为衬底，利用氧化减薄的方法减薄表面单晶硅层，其厚度为5至500纳米，并高掺杂为n型或p型的硅导电层；在减薄后表面硅层中刻蚀出一个碳纳米管晶体管结构，它包括一个作为源极的电极、一个作为漏极的电极和一个栅极；其中栅极处在源、漏两个电极的中间；一根单壁碳纳米管设置在两个电极上欧姆接触，其特征在于：所述的栅极面积在1平方纳米到1平方微米之间，处在碳纳米管的一侧；另一根具有2个或2个以上隧穿结结构的碳纳米管设置在栅极和源或漏极的电极上欧姆接触，构成具有两端的单电子存储器单元。

还包括在漏极电极的内侧和栅极电极的外侧上放置一由Fe，Co，Ni或及其合金做的催化剂区，再朝着源极电极的方向原位生长碳纳米管，该生长出来的碳纳米管的另一端与源极电极接触，或利用聚焦离子束即FIB技术在碳纳米管这一端和源极电极处沉积铂，使其具有良好的电接触。

所述的源极电极与漏极电极之间的距离为5纳米到1微米。

所述的隧穿结距离小于20纳米。

还包括将所述的一个具有两端的存储单元，根据存储对位数和存储容量的要求，将相应数目的存储单元两端分别与字线和位线相连，形成存储矩阵，实现多位二进制数据的存储。

本发明的以库仑阻塞原理设计的单电子存储器的制备方法，包括如下步骤：

(1)以SOI为衬底，首先采用水汽氧化工艺，再用HF缓冲腐蚀液漂去生长的氧化层的方法减薄单晶硅层，使表面硅层的厚度在5到500纳米之间，并对单晶硅层进行常规方法的掺杂，形成高掺杂的p型或n型硅导电层；

(2)在掺杂后的单晶硅层中通过常规半导体工艺制备出源、漏两个电极和栅极电极，栅极电极在源、漏两个电极的中间；然后用原子力显微镜定位一根碳纳米管在两个电极和栅极电极之上，使其与源和漏的电极具有良好的欧姆接触；    

(3)用原子力显微镜定位另一根碳纳米管设置在源极或漏极电极与栅极电极之上，将源极或漏极电极与栅极电极连接在一起；或者还包括在漏极电极的内侧和栅极电极的外侧上放置催化剂区(Fe、Co、Ni或及其合金制作的)，朝着源极电极的方向，原位生长碳纳米管；生长出来的碳纳米管的另一端与源极电极发生接触，如果没有良好的接触，需要利用聚焦离子束即FIB技术在碳纳米管这一端和源极电极处沉积铂，使其具有良好的电接触；然后利用扫描探针技术在该根碳纳米管上通过局部的形变形成2个以上隧穿结，相临隧穿结的间距小于20纳米；构成了一个具有两端的单电子存储器单元；

(5)对器件进行封装就完成了本发明存储器的制备。

还包括可以将多个存储单元的两端分别与字线和位线相连，可以形成多位的存储矩阵，实现多位二进制数据的存储。

本发明属于单电子存储器，以库仑阻塞原理作为器件设计的理论基础。本发明具有碳纳米管单电子晶体管/碳纳米管场效应晶体管的存储结构，并通过量子点的库仑阻塞效应来实现信息的存储。因此库仑阻塞区域的大小必须能使存储单元存在两个明显的存储状态，各个量子点的电容决定了库仑阻塞区域的大小。假定电子在外场下只能通过碳纳米管中的量子点到达存储器的存储单元，为了避免量子涨落的影响，量子点的隧穿电阻应该比量子电阻大，量子电阻 $>>>R>q>>=>h>/>>e>2>>\approx >26>k\Omega >>>(h为普朗克常量)。假设库仑阻塞区域宽度为2V$_c，给源极电极施加偏压，超出库仑阻塞区域，电子将隧穿碳纳米管中量子点，直到系统再次发生库仑阻塞为止，根据施加在源极电极上偏压的高低不同，碳纳米管晶体管栅极上就形成高低不同的两个电压：+V_c，-V_c。两种稳定的存储状态反映了栅极储存了不同数目的电子，为了提高器件的工作频率和降低功耗，希望这个电子数目越少越好，但是必须保证两个稳定态有明显可辨的差异，即可以实现数据的读出，这样的存储器件只要控制很少的电子就可以实现两个稳定存储状态之间的相互转变。栅极的电压用下式来表示： $>>V>=>>Q>>C>\Sigma >>>>>其中Q为栅极电极中存储的电荷数，C$_∑为栅极的总电容。对于该系统电容主要包括两部分：存储单元与衬底的电容C_s；杂散电容C_t。假设电中性时栅极的电压为0，对于栅极存储了电荷-ne的状态(n表示相对于电中性时的额外电子数目，可以为正，也可以为负，符号的不同表示了电子的进入和流出)，因此可以得到： $>>V>=>>>->ne>>>>C>s>>+>>C>t>>>>>>氧化层的厚度很薄，系统中C$_s＞＞C_t， $>>>C>s>>=>>ϵS>d>>.>>>\epsilon 为介电常数，S为存储单元的面积，d为存储单元与衬底之间氧化层的厚度。栅极的电压受库仑阻塞区域大小的影响，它的两个稳定状态处在库仑阻塞区域的边缘，即|V|＝V$_c，所以： $>>>e>ϵ>>·>>>|>n>|>d>>>SV>c>>>=>1>>>$

对于一个存储器，e和ε可以认为是常数，在其余四个变量中d和V_c的可变范围很小，为了降低工作需要的电荷，必须尽可能的减少栅极电极的面积S。本器件的存储单元是碳纳米管的栅极，面积可以做的很小，所以很少的电荷就可以引起栅极电极上很大的电压变化。

本发明存储器存储性能进一步的提高需要在制备和使用过程中严格控制几个基本参数的取值。首先，碳纳米管中多量子点结构的库仑阻塞区域越大越好，这样可以使两个存储状态具有明显的不同，易于数据的读出。为了实现这样的目标，应最大限度的减小纳米线上隧穿结的间距，因为两隧穿结间距的减少，量子点的电容减小，而库仑阻塞区域的大小与量子点的电容成反比。其次，存储单元越小越好。即使用小电容存储电荷，这样结构的好处在于减小了存储器工作时所需要的电荷数，即栅极电极在库仑阻塞的边缘-V_c和+V_c之间变化所需要控制的电荷数很少。因此减小栅极电极的尺寸提高了器件的工作频率，降低了器件的功耗，也减少了存储器的散热量。最后，尽量增大第一碳纳米管和栅极电极之间的电容。对于给定的量子点库仑阻塞区域2V_c的大小是恒定不变的。第一碳纳米管和栅极之间的电容C_t为： $>>>C>t>>=>2>\pi ϵL>/>log>>(>2>h>/>r>)>>>>其中\epsilon 是介电常数，L为栅极电极的宽度，r是单壁碳纳米管的直径，h是第一碳纳米管和栅极电极之间的距离。电压改变2V$_c引起碳纳米管中电荷的相对改变量为： $>>\Delta Q>/>Q>\propto >2>>V>c>>>C>t>>/>L>=>>>4>\pi ϵV>>c>>/>log>>(>2>h>/>r>)>>>>其中Q为碳纳米管中的载流子总电荷数。\Delta Q/Q越大，即碳纳米管中载流子的浓度变化越大，栅极电压变化引起的电流变化也越大。为了提高存储器读过程的准确性，必须最大可能的提高\Delta Q/Q。对于给定的量子点，V$_c是不变的，为了提升ΔQ/Q，需要减小h，增大r。由此可见，制备过程中需要减小栅极电极与第一碳纳米管的距离，使用直径更大的单壁碳纳米管。为了使器件的存储性能最优化，不得不综合考虑影响存储器的各种因素，因为一个存储性能指标的提升往往是以牺牲其它性能为代价的。

本发明存储器正常工作有两个基本条件：(1)碳纳米管中量子点可以出现库仑阻塞区域，这个区域要足够大；(2)存储单元作为碳纳米管晶体管的栅极拥有两个稳定的存储状态，这两个稳定的状态对应的漏极电流的差异要足够大，以保证存储器可以准确地读出系统存入的数据和信息。

本发明的优点在于：由于该器件放弃了传统的MOSFET结构，采用了碳纳米管晶体管结构，可以充分利用碳纳米管的独特电学、力学和化学性质，因此设计出的存储器结构比以前基于MTJ/MOSFET设计的单电子存储器具有更高的存储密度，既不受随机背景电荷的影响，又可以在更高的温度下工作。同时，碳纳米管的化学惰性和良好的韧性决定了器件具有很长的使用寿命。此外，这种单电子存储器比以前设计的单电子存储器的具有更为简单的结构，省去了大面积的耗尽栅(用来形成纳米线中的多量子点结构)，每个存储单元只有两个引脚，所以器件易于控制，易于集成。这些优点使得本发明可以很好解决存储器发展过程中所面临的困境，与其它类型的存储器相比，具有多方面的优势。

传统的动态随机存储器(DRAM)存储一个比特需要一个晶体管和一个电容，其存储密度受限于存储电容的尺寸，这是由DRAM的工作原理造成的。而静态随机存储器SRAM存储一个比特需要4至6个晶体管。由此可见，本发明的单电子随机存储可以拥有更高的存储密度，这是因为器件中没有传统的晶体管，就避免了尺度进一步减少所带来的困难，如栅极漏电等。同时这种基于碳纳米管的动态随机存储器具有很低的功耗，它不需要像传统的DRAM那样控制大量的电子来实现存储器的开关状态之间的变化，本发明的单电子存储器只需要控制几个甚至几十个电子就可以实现器件在两个状态之间的转换，所以这种存储器的散热量是非常低的，这就保证了器件集成度的提高不会受散热问题的限制，相比与传统的存储器具有明显的优势。使用这样低功耗的单电子存储器件可以解决传统动态随机存储器发展所面临的能源危机。

传统的金属-氧化物-半导体场效应晶体管(MOSFET)需要在源漏区域掺杂形成源极和漏极，所以不可能将MOSFET作的很小，因此单电子存储器中存在MOSFET在很大程度上限制了器件集成度的提高，不能最大限度的表现单电子存储器的优点。本发明的单电子存储器利用碳纳米管晶体管则可以将尺寸作的很小。由于本发明提供的存储器可以利用碳纳米管作为各电极上的引线，因此线路电容可以很小，RC时间也很小，集成后的器件工作频率很高，可以达到100GHz以上。

总之，本发明的单电子存储器较传统存储器具有以下优点：1)结构简单，2)易于集成，3)工作频率高，4)存储密度大，5)功耗低，6)散热量小，7)几乎不受随机背景电荷的影响，8)工作温度为室温。

附图说明图1本发明存储器件的结构示意图。图2本发明存储器件中具有多量子点的碳纳米管结构示意图。图3以本发明单电子存储器件的存储电路示意图。图4本发明存储器在源极电极不施加偏压的情况下第二碳纳米管中量子点的静电化学势与栅极电极和源极电极费米能级之间的关系。图5本发明存储器在源极电极施加负偏压的情况下第二碳纳米管中量子点的静电化学势与栅极电极和源极电极费米能级之间的关系，电子由源极电极进入栅极电极，使栅极电极最终处在-V_c。图6本发明存储器在源极电极施加正偏压的情况下第二碳纳米管中量子点的静电化学势与栅极电极和源极电极费米能级之间的关系，电子逃离栅极电极，栅极电极最终处在+V_c。图7理想情况下的碳纳米管晶体管漏极电流随栅极电压的变化曲线。图8本发明存储器写入和读出过程中各个相关电压的关系。图9本发明利用碳纳米管原位生长技术制备的存储器结构的示意图。图中标示：1.SOI衬底     2.氧化埋层         3.源极电极     4.漏极电极5.栅极电极    6.第一碳纳米管     7.第二碳纳米管 8.隧穿结9.量子点      10.存储电路中的一个存储单元       11.字线12.位线       13.催化剂区

具体实施方式实施例1：  

按图1和图3制作一以库仑阻塞原理设计的单电子存储器，并结合制作方法对本发明的结构进行详细的说明：

选取市售的SOI作为衬底材料1，它是利用氧注入隔离工艺制备的，利用干氧氧化减薄表面单晶硅层，其参数如下：材料晶向<100>，P型，电阻率为3Ωcm；硅层厚度为40纳米，二氧化硅层厚度为200纳米。通过向减薄后的单晶硅层中注入杂质砷形成n型导电层，掺杂浓度为5×10¹³cm^-2，形成导电的单晶硅层；利用电子束光刻方法和干法刻蚀技术制备出源极电极3、漏极电极4和栅极电极5。源极电极3和漏极电极4都是40纳米厚，50纳米宽，50纳米长，两部分间距为300纳米；栅极电极5为40纳米厚，30纳米宽，200纳米长，栅极电极5与源极电极3和漏极电极4的间距全都为50纳米，刻蚀深度为50纳米，即要刻蚀到氧化埋层2处。

利用原子力显微镜AFM精确定位一根直径3纳米、长500纳米的单壁碳纳米管6，使其两端与源极电极3和漏极电极4接触。然后定位直径为3个纳米、长为80纳米的另一根单壁碳纳米管7，使单壁碳纳米管7的一端处在栅极电极5上，另一端处源极电极3上，或单壁碳纳米管7的一端处在栅极电极5上，另一端处漏极电极4上。此外，再利用原子力显微镜的探针技术使碳纳米管7的局部发生形变，形成距离20纳米的3个隧穿结8，这样在两个相临的隧穿结之间就形成了量子点9；最后对器件进行常规封装。实施例2：

源极电极3、漏极电极4和栅极电极5的制备方法与实施例1同，所不同的只是所述的SOI的减薄后的表面硅层厚为5或500纳米；所述的源极电极与漏极电极之间的距离为5纳米或1微米；所述的栅极面积在1平方纳米到1平方微米之间。以及在漏极电极4的内侧和栅极电极5的外侧上放置催化剂区13，该催化剂区13用Fe、Co、Ni或及其合金制作的，如图9所示，朝着源极电极3的方向原位生长碳纳米管，生长出来的碳纳米管的另一端与源极电极3发生接触。此外，再利用原子力显微镜的探针技术使碳纳米管7的局部发生形变，形成距离10纳米的隧穿结8，这样在两个隧穿结之间就形成了量子点9。最后对器件进行封装。  

当没有良好的接触时，需要利用聚焦离子束即FIB技术在碳纳米管这一端和源极电极接触处沉积铂，使其具有良好的电接触。

本发明的以库仑阻塞原理设计的单电子存储器的工作原理说明如下：

依据以上实施例所制备的器件其立体结构如图1所示，主要有两个基本组成部分：具有多量子点结构的单壁碳纳米管，如图2所示；碳纳米管晶体管。图3给出了这个单电子存储器件的存储电路，通过字线11和位线12就可以实现数据的读和写。本发明通过碳纳米管7中的多量子点结构的库仑阻塞效应来实现信息的存储。假设制备出的碳纳米管中的量子点库仑阻塞区域宽度为2V_c，给源极电极3施加偏压，超出库仑阻塞区域，电子将隧穿碳纳米管中的量子点，直到系统再次发生库仑阻塞为止，根据施加在源极电极上偏压的高低不同，栅极电极5形成高低不同的两个电压：+V_c，-V_c，图4为器件栅极电极5中无额外电子存储的情况，可以假定此时的栅极电极5和源极电极3的电压均为0。图5为源极电极3上的偏压超出第二碳纳米管7中量子点9的库仑阻塞区域的状态，此时电子由源极电极进入栅极电极5，纳米线可以近似成一段电阻，最终的结果是使N个电子到达栅极电极，使系统达到库仑阻塞的边缘。如果将源极电极3的电压去掉，由于库仑阻塞的存在使得栅极电极5稳定在-V_c的状态。同理，在源极电极上施加+V_c的电压(如图6)所示，电子将由栅极电极5流向源极电极3，最终栅极电极5达到+V_c的稳定状态。此时可以在碳纳米管晶体管的源极电极3和漏极电极4之间得到不同大小的电流值，这样就实现了信息的存储。

该存储器的另一基本部分是碳纳米管晶体管。它的栅极可以用来改变第一碳纳米管6中的载流子浓度，因此源漏电压不变的情况下，栅极可以用来控制第一碳纳米管6中的电流。图7给出了一个典型的单壁碳纳米管晶体管的源漏电流和栅极电压之间的关系，由于纳米线库仑阻塞区域的存在，使得栅极电极5在+V_c和-V_c处得到两个稳定的存储状态，碳纳米管中的载流子是空穴，所以->c处对应的漏极电流更大。传统的金属-氧化物-半导体场效应晶体管(MOSFET)需要在源漏区域掺杂形成源极和漏极，所以不可能将MOSFET作的很小，因此单电子存储器中存在MOSFET在很大程度上限制了器件集成度的提高，不能最大限度的表现单电子存储器的优点。本发明存储器利用碳纳米管晶体管则可以将尺寸作的很小，每个存储单元尺寸的减小可以进一步的提高存储密度。

本发明单电子存储器控制相对于其它存储器来是非常简单的，因这种器件只需要在源极电极和漏极电极施加偏压即可，所以这种器件非常利于集成。假定漏极电极的电位为0，则存储器件的源极电极电压V存在一个库仑区域，可以控制源极电极3和栅极电极5之间电子的交换。数据在写入时，写电压|±V_W|＞V_C，此时超出了第二碳纳米管的库仑阻塞区域，可以实现对栅极电极5电子数目的控制，±V_W对应两种不同的稳定状态；读出数据时，源极电极读电压|V_R|＜V_C，此时这个电压不会对栅极电极上的电子数目产生影响，只是给碳纳米管晶体管的源漏之间加了一个偏压，测量源漏之间的电流就可以确定出栅极的存储状态，读写电压的状态如图8所示。