后段铜互连工艺中降低通孔间介质材料的K值的方法

摘要

本发明提供了后段铜互连工艺中降低通孔间介质材料的K值的方法，通过在沉积阻挡层之后，沉积氧化硅薄膜，并在沉积low-k介质材料之前将非通孔区域的氧化硅薄膜刻蚀掉，保留通孔区域的氧化硅薄膜；这样，在后续刻蚀通孔的过程中，由于氧化硅薄膜较硬且刻蚀速率低，从而在氧化硅薄膜侧壁形成斜面，并且在阻挡层侧壁也形成斜面，这两层斜面共同构成通孔斜面；因此，相比于现有工艺制备的通孔斜面，本发明作制备的通孔斜面的高度和角度均增加，避免了通孔切角太小导致金属件击穿漏电的发生；而且，相比于现有工艺中low-k介质材料底部具有氧化硅和氮掺杂碳化硅而导致通孔间将介质材料K值升高的问题。

说明书

技术领域

本发明涉及机械设计领域，具体涉及一种集成电路后段铜互连工艺中降低通孔间介质材料的K值的方法。

背景技术

随着半导体集成电路特征尺寸的持续减小，后段互连电阻电容(Resistor Capacitor，简称RC)延迟呈现显著增加的趋势，为了减少RC延迟，引入低介电常数材料，铜互连取代铝互连成为主流工艺。

首先介绍几个相关概念：

氮掺杂碳化硅(NDC)薄膜在集成电路制造后段工艺中作为阻挡层使用，目的是为了防止前段工艺中的金属铜与在其上沉积的low-k介质材料直接接触，发生铜扩散，导致器件失效。通常在Cu经化学机械研磨(CMP)之后，low-k介质材料沉积之前(如图1所示)，用等离子体化学增强化学气相沉积法(PECVD)进行沉积。氮掺杂碳化硅薄膜能够很好的阻挡前端工艺中金属铜向low-k介质材料的扩散，但是相比low k介质材料(k＝2.0-3.0)，氮掺杂碳化硅薄膜的k值较大，在5.3左右，从而会导致low k介质材料的整体K值升高。

多孔low k材料是目前40nm以下技术结点主要的通孔间介质材料。K值可达到2.5以下，但是由于多孔，所以一般机械性能较差，刻蚀速率较快。

图1是集成电路后段铜互连工艺中通孔的局部示意图，通孔斜面a的切角为：通孔斜面a与水平方向的夹角。通孔斜面a切角越大，意味着通孔越细越直，同时通孔电阻越大。而通孔斜面a切角越小，通孔斜面a处会越来越接近底部金属(未画出)，当通孔切角a太小时，容易发生金属间击穿漏电(通孔斜面与底部铜之间)。

通孔斜面切角并没有一个固定的最佳值，不同的产品会有不同的需求。最终的原则是保证器件的电性能及可靠性都能满足需求。至28nm以下技术节点，由于对多孔介质k值的要求越来越高(一般而言，k值越高，机械性能越差而且刻蚀速率越快)，而且通孔间的间距越来越小，通常遇到的挑战是通孔的切角太小。所以有人提出在NDC沉积完成之后，先沉积一层氧化硅层，再进行多孔lowk介质材料的沉积。由于氧化硅材料的较硬而且刻蚀速率较慢，能够将通孔的斜 面往上推。这种方法可以很好的调整通孔斜面的角度及高度。但是，由于多孔low-k介质材料底部具有氧化硅层和氮掺杂碳化硅层，而氧化硅材料的K值为3.9左右，氮掺杂碳化硅层的K值为5.9左右，氧化硅层和氮掺杂碳化硅层的材料均可以认为是介质材料，因此会进一步加重通孔间介质材料整体K值的升高。

发明内容

为了克服以上问题，本发明旨在提出一种用来在集成电路后段铜互连工艺中降低通孔间介质材料的K值的方法，其能够调整通孔斜面的角度和高度，使通孔斜面的角度和高度增加，同时并不会导致通孔间介质材料K值的升高。

为了实现上述目的，本发明提供了一种集成电路后段铜互连工艺中降低通孔间介质材料的K值的方法，采用一表面具有阻挡层的半导体衬底，并在半导体衬底上设定通孔区域，其包括：

步骤01：在所述阻挡层上沉积氧化硅薄膜；

步骤02：在所述氧化硅薄膜上涂覆光刻胶，经光刻，将位于所述通孔区域的所述光刻胶保留，将其他区域的光刻胶去除；

步骤03：以所述光刻胶为掩膜，刻蚀位于非通孔区域的所述氧化硅薄膜并停止于所述阻挡层，并保留位于所述通孔区域的氧化硅薄膜；

步骤04：经清洗工艺去除残余的光刻胶；

步骤05：在所述步骤04形成的所述半导体衬底上沉积low-k介质材料； 

步骤06：刻蚀位于所述通孔区域的所述low-k介质材料、所述氧化硅薄膜和所述阻挡层，从而在所述通孔区域的所述low-k介质材料、所述氧化硅薄膜和所述阻挡层中刻蚀出通孔，且位于所述通孔侧壁的所述氧化硅薄膜侧壁和所述阻挡层侧壁均形成斜面；所述氧化硅薄膜侧壁斜面和所述阻挡层侧壁斜面共同构成所述通孔斜面；

其中，所述阻挡层的刻蚀速率、所述氧化硅薄膜刻蚀速率均小于所述low-k介质材料刻蚀速率。

优选地，所述氧化硅薄膜的沉积方法为：采用TEOS作为反应物，采用等离子体化学气相沉积法来沉积。

优选地，所述氧化硅薄膜的厚度为100-500A。

优选地所述阻挡层的材料为氮掺杂碳化硅。

优选地，所述通孔斜面的角度为45-90°，所述通孔斜面的高度为100-500A。

优选地，所述low-k介质材料为多孔状。

本发明的集成电路后段铜互连工艺中降低通孔间介质材料的K值的方法，通过在沉积阻挡层之后，增加一道沉积氧化硅薄膜的步骤，并在沉积low-k介质材料之前将非通孔区域的氧化硅薄膜刻蚀掉，保留通孔区域的氧化硅薄膜；这样，在后续刻蚀通孔的过程中，由于氧化硅薄膜较硬且刻蚀速率低，从而在氧化硅薄膜侧壁形成斜面，并且在阻挡层侧壁也形成斜面，这两层斜面共同构成通孔斜面；因此，相比较于现有工艺制备的通孔斜面，本发明作制备的通孔斜面的高度和角度均增加，避免了通孔切角太小导致金属件击穿漏电的发生；而且，相比于现有工艺中low-k介质材料底部具有氧化硅和氮掺杂碳化硅而导致通孔间将介质材料K值升高的问题，本发明中low-k介质材料底部只具有阻挡层，从而不会进一步导致通孔间介质材料的K值的增加。

附图说明

图1为集成电路后段铜互连工艺中通孔的结构示意图

图2为本发明的一个较佳实施例的降低通孔间介质材料的K值的方法的流程示意图

图3为本发明的一个较佳实施例的半导体衬底的结构示意图

图4-8为本发明的一个较佳实施例的降低通孔间介质材料的K值的步骤示意图

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

以下将结合附图2-8和具体实施例对本发明的降低通孔间介质材料的K值的方法作进一步详细说明。其中，图2为本发明的一个较佳实施例的降低通孔间介质材料的K值的方法的流程示意图，图3为本发明的一个较佳实施例的半导体衬底的结构示意图，图4-8为本发明的一个较佳实施例的降低通孔间介质材料的K值的步骤示意图。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。

本实施例中，降低通孔间介质材料的K值的方法，用于集成电路后段铜互 连工艺中，旨在降低通孔间沉积的介质材料的整体K值；采用一表面具有阻挡层的半导体衬底，如图3所示，为本发明的一个较佳实施例的半导体衬底的结构示意图；该半导体衬底1中且在阻挡层2下方可以具有前端工艺中的任何结构，例如具有前段工艺的铜填充的通孔以及通孔间的介质材料等；后段铜互连工艺需要刻蚀通孔，然后在通孔中填充金属铜或其它导电材料；因此，在半导体衬底上预先设定出通孔区域，如图3中虚线之间的区域，以便于后续步骤的进行。

请参阅图2，本实施例的降低通孔间介质材料的K值的方法包括：

步骤01：请参阅图4，在阻挡层2上沉积氧化硅薄膜3；

具体的，阻挡层2的材料可以为氮掺杂碳化硅；氧化硅薄膜3的沉积方法可以为：采用TEOS作为反应物，采用等离子体化学气相沉积法来沉积。考虑到通孔的结构和底部介质材料的整体高度，氧化硅薄膜3不能太厚，否则会应影响器件的性能；氧化硅薄膜3的厚度可以为100-500A。具体的工艺参数可以根据实际工艺要求来设定，本发明对此不作限制。

步骤02：请参阅图5，在氧化硅薄膜3上涂覆光刻胶，经光刻，将位于通孔区域的光刻胶4保留，将其他区域的光刻胶去除；

具体的，光刻胶的涂覆方法和光刻方法可以采用现有的工艺，例如经曝光，显影，烘烤等过程，这是为本领域技术人员可以知晓的，对此不再赘述。

步骤03：请参阅图6，以光刻胶4为掩膜，刻蚀位于非通孔区域的氧化硅薄膜3并停止于阻挡层2，并保留位于通孔区域的氧化硅薄膜3；

具体的，本步骤03的目的是去除位于非通孔区域的氧化硅薄膜3，而保留位于通孔区域的氧化硅薄膜3；可以采用等离子体干法刻蚀工艺来进行刻蚀；这里，阻挡层2作为非通孔区域刻蚀的刻蚀停止层。具体的工艺参数可以根据实际工艺要求来设定，本发明对此不作限制。

步骤04：经清洗工艺去除残余的光刻胶；

具体的，去除残余的光刻胶可以采用湿法清洗工艺，将光刻胶清洗掉；湿法清洗工艺的具体过程为本技术领域的技术人员可以知晓的，本发明对此不再赘述。

步骤05：请参阅图7，在步骤04所形成的半导体衬底上沉积low-k介质材料5；

具体的，low-k介质材料5的沉积可以但不限于为化学气相沉积法，其厚度可以根据实际工艺要求来设定。

步骤06：请参阅图8，刻蚀位于通孔区域的low-k介质材料5、氧化硅薄膜3和阻挡层2，从而在通孔区域的low-k介质材料5、氧化硅薄膜3和阻挡层2中刻蚀出通孔，且位于通孔侧壁的氧化硅薄膜3侧壁和阻挡层2侧壁均形成斜面。

具体的，刻蚀的具体过程可以：首先采用光刻工艺，将光刻版上的通孔图案转移至光刻胶，并利用该光刻胶将非通孔区域遮挡住，然后再进行刻蚀。本实施例中，通孔区域中包括有两个具有一定间距的通孔6以及位于该两个通孔上方并与其接触的沟槽，如图8所示，虚线框区域为沟槽，图8中所示通孔区域的结构仅用于描述步骤06，各层的比例不代表实际比例，实际的low-k介质材料的侧壁有或多或少会有一些倾斜，但是相比较于氧化硅材料和阻挡层的侧壁的倾斜度可以忽略不计。

该通孔区域中的两个通孔6的刻蚀以及沟槽的刻蚀过程可以为：首先刻蚀掉通孔区域的一定深度的low-k介质材料5形成沟槽，然后继续向下刻蚀出通孔6。low-k介质材料6可以为多孔状；氧化硅薄膜3侧壁斜面和阻挡层2侧壁斜面共同构成通孔斜面。

之所以能够形成斜面，是由于阻挡层的刻蚀速率、氧化硅薄膜刻蚀速率均小于low-k介质材料刻蚀速率，刻蚀速率低的情况下，材料层的侧壁易发生倾斜，从而形成斜面结构；而且，这里采用氧化硅薄膜和阻挡层双层结构来形成斜面，与现有的通孔结构相比，底部多了一层氧化层，因此，通孔的高度和角度均增加；这里通孔斜面的角度可以为45-90°，通孔斜面的高度可以为100-500A；同时，由于本实施例中，经过步骤02至步骤04，在沉积low-k介质材料之前，已经将位于非通孔区域的氧化硅薄膜去除，从而使得最后形成的通孔间的介质材料为low-k介质材料和阻挡层材料，而避免了再加入氧化硅材料而导致通孔间介质材料的整体K值增加的问题的发生。

综上所述，本发明的集成电路后段铜互连工艺中降低通孔间介质材料的K值的方法，通过在沉积阻挡层之后，增加一道沉积氧化硅薄膜的步骤，并在沉积low-k介质材料之前将非通孔区域的氧化硅薄膜刻蚀掉，保留通孔区域的氧化硅薄膜；这样，在后续刻蚀通孔的过程中，由于氧化硅薄膜较硬且刻蚀速率低，从而在氧化硅薄膜侧壁形成斜面，并且在阻挡层侧壁也形成斜面，这两层斜面共同构成通孔斜面；因此，相比较于现有工艺制备的通孔斜面，本发明作制备的通孔斜面的高度和角度均增加，避免了通孔切角太小导致金属件击穿漏电的发生；而且，相比于现有工艺中low-k介质材料底部具有氧化硅和氮掺杂碳化硅 而导致通孔间将介质材料K值升高的问题，本发明中low-k介质材料底部只具有阻挡层，从而不会进一步导致通孔间介质材料的K值的增加。

虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。