一种适用于体硅CMOS可抑制寄生闩锁效应的器件结构

摘要

本发明公开了一种适用于体硅CMOS可抑制寄生闩锁效应的器件结构，包括设置有保护环结构的NMOS和PMOS，其特征在于，还设置有势垒阱结构，势垒阱设置于NMOS与PMOS的保护环之间，其材质为与衬底杂质类型相反的掺杂区，其深度与体硅CMOS阱的结深相同，势垒阱的电位处于悬浮状态。

说明书

技术领域

本发明涉及集成电路设计制作领域，特别是涉及到体硅CMOS抗闩锁效应的器件结构。

背景技术

闩锁效应(Latch-up Effect)是体硅CMOS固有的一种寄生双极型效应。由于体硅CMOS采用PN结隔离技术，在电源(VDD)端和地（VSS）之间存在PNPN四层结构，这种PNPN结构就是通常所说的寄生可控硅(SCR)。当寄生可控硅被触发，即可能发生闩锁效应，所以这种PNPN结构又称闩锁通道。发生闩锁效应时，电路便呈现低电压、低内阻、大电流的状态。闩锁效应可导致电路功能失常，甚至完全烧毁而不可恢复。

 闩锁效应的发生与体硅CMOS内在结构、版图布局、工艺方法，以及使用的环境条件都有密切关系。电压瞬变产生的过电应力及光照、辐射作用是引发闩锁效应常见的外部原因。闩锁效应是体硅CMOS设计、制造和使用过程中常见的可靠性问题，因此常把产生闩锁效应的阈值条件作为衡量评价体硅CMOS性能指标之一。

在N衬底P阱体硅CMOS中，对应PMOS管有寄生横向PNP晶体管，对应NMOS有寄生纵向NPN晶体管。寄生SCR结构就是由PNP晶体管和NPN晶体管构成的正反馈放大环路，其等效电路如图1所示，图中Cj为P^－阱和N^－衬底结反向结电容。体硅CMOS在过电应力的作用下产生雪崩击穿到出现闩锁，其I/V曲线如图2所示。典型的I—V特性曲线呈现两个负阻拐点。第一个负阻点Ｓ，电路压降为Vsus，对应体硅CMOS发生击穿回扫后纵向NPN晶体管进入饱和导通。第二个负阻点H,对应于SCR导通状态（turn-on），此时流过体硅CMOS的电流值为Ih，Ih称为维持电流，Vsus称为保持电压。当对体硅CMOS在额定范围内施加工作电压时，无负阻现象出现，则体硅CMOS无疑是安全的。所以，通常把Vsus和Ih用来衡量体硅CMOS发生抗闩锁效应的阈值条件和抗闩锁能力的评价参数。提高Vsus和Ih的值可以达到抑制闩锁效应的目的。

体硅CMOS结构是采用衬底和在衬底上制作的阱分别作基底材料制作NMOS和PMOS，然后组成互补对称结构。现有技术体硅CMOS设计中通常采用设置保护环结构（Guard ring structure)来提高体硅CMOS抗闩锁效应的能力。如图3所示，该图示出了采用保护环结构的N衬底体硅CMOS纵向剖面图，即在PMOS管周边设置N+保护环，其电位连到正电源VDD；在NMOS管周边设置P+保护环，其电位连到负电源。N+保护环和P+保护环均为环状围合结构。同理，在P衬底体硅CMOS中，同样在PMOS管周边设置N+保护环，其电位连到正电源VDD；在NMOS管周边设置P+保护环，其电位连到负电源。这种常规的保护环结构可以起到一定程度的抗闩锁作用，但产生闩锁效应的阈值条件较低，仍不足以保护体硅CMOS，体硅CMOS依旧常有闩锁效应问题发生，存在可靠性差的问题。

发明内容

本发明所要解决的技术问题，是发明一种更有效抑制闩锁效应的体硅CMOS器件结构。

本发明是一种适用于体硅CMOS可抑制寄生闩锁效应的器件结构，其特征在于NMOS和PMOS除设置有保护环结构，还采用了势垒阱(potential brrier well-PBW)结构。势垒阱设置于NMOS与PMOS的保护环之间，其材质为与衬底杂质类型相反的掺杂区，其深度与体硅CMOS阱的结深相同，势垒阱的电位处于悬浮状态。

由于势垒阱的材质与体硅CMOS的阱一样，都是与衬底杂质类型相反的掺杂区，并可同时制作形成。与一般所指CMOS的阱不同，势垒阱的电位处于悬浮状态，这种悬浮状态势垒阱对体硅CMOS结构中所寄生的双极型NPN和PNP晶体管之间的耦合效应产生势垒阻挡，可起到解耦作用，能有效的抑制体硅CMOS闩锁效应发生。

作为优化，所述势垒阱包括P势垒阱（PPBW)和N势垒阱(NPBW)，分别适用不同衬底的体硅CMOS，P势垒阱设置于N衬底体硅CMOS；N势垒阱设置于P衬底体硅CMOS。

作为优化，N衬底体硅CMOS中设置的P势垒阱，设置于PMOS的N+保护环与其对称的NMOS的P阱一侧，可与N+保护环重合或部分重叠。作为进一步优化，当PMOS四周被P阱所包围时，P势垒阱为围合结构。

作为优化，P衬底体硅CMOS中设置的N势垒阱，设置于NMOS的P+保护环的与其对称的PMOS的N阱一侧，可与P+保护环重合或部分重叠。作为进一步优化，当NMOS四周被N阱所包围时，N势垒阱为围合结构。

本发明是在体硅CMOS寄生横向晶体管的发射极和集电极之间增加势垒阱，不需要采用过分加大NMOS管和PMOS管的距离的方法，就可有效的降低寄生横向晶体管的电流增益，节省了面积；又由于势垒阱结构加大了少数载流子路程，降低了寄生横向PNP管电流增益，对闩锁效应起到显著抑制作用。

对比图3和图4可看出，P势垒阱使由PMOS源漏注入的空穴改变了电场方向，改变了漂移路径，从而加大了寄生横向PNP管有效基区宽度，降低了PNP管集电极收集效率，降低了电流增益，从而提高了Ih值。P势垒阱使空穴漂移路径加大，同时增加了寄生纵向NPN管的集电极串联电阻Rcn，从而提高了Vsus值。总之，本发明是通过抑制PNPN四层结构环路增益，提高体硅CMOS过压条件下产生负阻现象的阈值条件，来达到抑制闩锁效应目的。

抑制闩锁效应发生的评价方法，即采用扫描Ｉ－Ｖ特性曲线的方法，检测负阻点发生位置。按体硅CMOS安全要求：如Vsus应大于工作电压，Ih应大于规定电流范围。通过优化P势垒阱与P阱的间距，可以验证、评价是否达到安全工作区范围要求。

使用本发明设计体硅CMOS，可显著抑制闩锁效应的发生，且不必增加工艺设计、工艺流程和工艺复杂度；不改变版图设计规则,不增加版图面积；不带来其它方面的不利影响。简单易行，又不失制造成本低的优势。

附图说明

图1为体硅CMOS闩锁结构等效电路图；

图2为体硅CMOS基本单元反相器VDD-VSS间寄生PNPN四层结构I/V特性曲线；

图3现有技术体硅CMOS纵向剖面图，并示意了当发生闩锁时空穴漂移运动路径；

图4为本发明实施例体硅CMOS纵向剖面图，并示意了当发生闩锁时空穴漂移运功路径；

图5为本发明在N衬底P阱体硅CMOS结构的纵向结构示意图；

图6为本发明在N衬底P阱体硅CMOS结构的版图结构示意图。

图中标号所表示的部件或部位为: 1—N衬底；2—P势垒阱；3—PMOS管漏区；4—PMOS管源区；5—PMOS管保护环；6—PMOS管栅极区；7—NMOS管保护环；8—NMOS管栅极区；9—NMOS管源区；10—NMOS管漏区；11—P阱。

具体实施方式

体硅CMOS结构的衬底和阱是N型硅和与其相反的P型硅两种不同材质，分别形成NMOS和PMOS，组成互补对称结构。因此按材质分，体硅CMOS结构分为N衬底P阱体硅CMOS和P衬底N阱体硅CMOS。体硅CMOS基本制造方法是在硅衬底上先做与衬底掺杂材料导电类型相反的阱，然后分别在衬底和阱中制作NMOS、PMOS，形成体硅CMOS互补对称结构。体硅CMOS结构的有关数据优化与体硅CMOS生产工艺规格密切相关，本实施例是以4μm规格的N衬底P阱体硅CMOS结构为例详细说明。

在本实施例中，P阱11、P势垒阱2均为P型轻掺杂区；PMOS管保护环5、NMOS管漏区10、NMOS管源区9均为N型重掺杂区；NMOS管保护环7、PMOS管漏区3、PMOS管源区4均为P型重掺杂区。

所述N型衬底1，属轻掺杂，掺N型杂质浓度的量级为10¹⁴；所述P阱11和P势垒阱2，属轻掺杂，掺P型杂质浓度的量级为10¹⁵；所述PMOS管保护环5、NMOS管漏区10、NMOS管源区9，属重掺杂，掺N型杂质浓度的量级为10²⁰；所述NMOS管保护环7、PMOS管漏区3、PMOS管源区4属重掺杂，掺P型杂质浓度的量级为10¹⁹。

所述重掺杂区PMOS保护环5也是N型衬底1电连接处，它和 PMOS管源极4通常一同连接到VDD；所述重掺杂区NMOS管保护环7也是P阱11的电连接处，它和 NMOS管源区9通常一同连接到VSS，或连接到其它被设定的电位。

如图5所示，本实施例中采用N型衬底1体硅CMOS结构，包括一个PMOS和一个与其对称的NMOS。首先在N型衬底1上制作与其导电类型相反的P阱11。在衬底1中形成由PMOS管漏极区3、PMOS管源区4，与PMOS管栅极区6所构成的PMOS管。PMOS保护环5围合于PMOS管区之外部；在所述P阱区11中形成由NMOS管漏极区10、管源区9和NMOS管栅极区8所构成的NMOS管。NMOS保护环7围合于NMOS管区之外部。

势垒阱2其设置于NMOS与PMOS之间，所述势垒阱2的更具体位置是在PMOS管保护环5和P阱11之间，势垒阱2由P型硅构成。P势垒阱2与P阱11材质相同，可同时形成，但其结构功能不同。P阱11是形成NMOS管的基体；而电位悬浮的P势垒阱2，只对少数载流子起势垒阻挡作用。P阱11体积大，要足以容纳NMOS和其保护环7。P势垒阱2体积小，纵截面为狭小的矩形。P势垒阱2与P阱11之间须保持不小于W1的距离。

在本实施例中，为了不增大PMOS管与NMOS管之间距，P势垒阱2与PMOS管保护环5部分重叠。本实施例中PMOS四周被P阱11所包围，P势垒阱2被设计制作为围合结构。

P势垒阱2与P阱11之间距离W1的选取应符合不同规格体硅CMOS之规定，即满足一定规格体硅CMOS两个不同电位阱区的最小间距。例如在本实施例高压“4μm”规格体硅CMOS中，W1应大于8μm。

P势垒阱2的宽度应符合不同规格体硅CMOS之规定，即满足一定规格体硅CMOS阱的最小宽度要求即可。例如在实本施例高压“4μm”规格体硅CMOS中，P势垒阱2的宽度为3μm。

P势垒阱2的深度应符合不同规格体硅CMOS之规定，即满足一定规格体硅CMOS阱的结深要求即可，例如在本实施例高压“4μm”规格体硅CMOS中，P势垒阱2的结深为4μm，与P阱11的结深相同。

如图6所示，PMOS保护环5和NMOS保护环7均成围合结构。本发明所述P势垒阱2位于PMOS保护环5与NMOS相邻一侧，为不加大PMOS管和P阱11之间距，P势垒阱2与PMOS保护环5部分重合，亦可完全重叠。本实施例中的P势垒阱2与PMOS保护环5为部分重合，重叠部分宽度为1μm。图6所示P势垒阱2与PMOS管保护环5不重叠部分之宽度为W2，即在W2范围内满足PMOS管保护环5对P势垒阱2的覆盖，应符合不同规格体硅CMOS之规定要求。例如在本实施例高压“4μm”规格的体硅CMOS中，PMOS管保护环5对P势垒阱2的覆盖之宽度W2定为5μm。

图6示出实施例PMOS只一侧有NMOS的情况时的P势垒阱2结构情况，如果PMOS管周边有NMOS所包围，P势垒阱2亦可象PMOS保护环5一样做成围合结构。

总之，体硅CMOS势垒阱结构有关数据优化与体硅CMOS工艺方案和特征尺寸有关，应按照不同规格体硅CMOS之规定要求选取。

所述P势垒阱2的功能作用在图4纵向结构图中予以示出。P势垒阱2的作用有：第一, 迫使空穴改变漂移路径，加大了寄生横向PNP晶体管基极宽度，降低了它的电流增益,提高了闩锁维持电流Ih。第二, 电流路径的改变增大了纵向NPN管集电极串联电阻，提高了保持电压Vsus。

本实施例以金属栅4微米体硅CMOS工艺为例。本发明的上述内容适用于在不同栅极材料的体硅CMOS工艺上实现。

本发明的上述内容是以N衬底P阱硅体硅CMOS结构为例实现体硅CMOS寄生闩锁效应的抑制结构。本发明的技术内容不限于在N衬底P阱体硅CMOS工艺上实现，亦可在P衬底N阱体硅CMOS结构上实现。此外，本发明的上述内容亦适用于在不同栅极材料的体硅CMOS结构上实现，包括铝（AL）栅和Si硅(Si)栅体硅CMOS。本发明所揭示的技术内容具有本专业范围的通用性。任何熟悉本专业知识的工程师均可以很容易的举一反三。因此均应在保护范围之内。