用于FinFET技术的感测放大器布局

摘要

本发明提供了用于FinFET技术的感测放大器布局。感测放大器(SA)包括具有定义氧化(OD)区的半导体衬底、SA感测器件对、SA使能器件和用于携带感测放大器使能(SAE)信号的SAE信号线。该SA感测器件对具有与SA使能器件相等的多晶硅栅长度Lg，并且它们都共享相同的OD区。当激活时，SAE信号使SA使能器件导通以使SA感测器件对中的一个进行放电，以用于从感测放大器感测数据。

说明书

技术领域

本发明通常涉及半导体制造，更具体地涉及鳍式场效应晶体管(FinFET)。

背景技术

在快速发展的半导体制造工业中，互补金属氧化物半导体(CMOS) FinFET器件在许多逻辑和其他应用中受到欢迎，并且将其集成到各种不同 类型的半导体器件中。FinFET器件通常包括垂直于衬底的顶面所形成的具 有高纵横比的半导体鳍，并且在鳍中形成了半导体晶体管器件的沟道和源 极/漏极区。该鳍是隔离的凸起结构。形成在鳍上方且沿鳍的侧面形成栅极， 利用源极/漏极区和沟道的增加的表面积的优势制造更快的、更可靠的、且 更好控制的半导体晶体管器件。FinFET技术的一个重要的优势是器件之间 的不匹配明显低于常规的制造工艺的条件下的器件之间的不匹配。

诸如静态随机存取存储器(SRAM)的半导体存储芯片包括感测放大 器，其中，感测放大器是用于从存储芯片读取数据的读取电路的一部分。 感测放大器将小差分信号与大信号区分开来(轨到轨信号)，从而通过位 线对(位线和位线条)感测逻辑电平(代表存储在存储单元中的数据位(1 或0))。感测放大器将小电压摆幅放大为可识别的逻辑电平，使得在存 储单元的输出端可以合理地解译数据。

感测放大器的器件不匹配会影响感测放大器可以感测的差分信号电压 的大小程度(也称作感测读出裕量，感测裕量还定义为给定感测放大器的 最小需要差分电压)。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一 种感测放大器(SA)，包括：半导体衬底，具有定义氧化(OD)区；SA 感测器件对，共享相同的OD区，其中，所述SA感测器件对是晶体管并且 具有相同的栅长度；SA使能器件，与所述SA感测器件对共享所述相同的 OD区；感测放大器使能(SAE)信号线，用于携带SAE信号，从而使SA 使能器件导通，以在从所述感测放大器读取数据的过程中使所述SA感测 器件对中的一个进行放电。

在该器件中，所述SA感测器件对的栅长度与所述SA使能器件的栅长 度相等。

在该器件中，将所述SA感测器件对和所述SA使能器件通过共享的 OD区连接到共享的节点。

在该器件中，将所述SA感测器件对放置在所述OD区的中心附近。

在该器件中，将所述SA使能器件放置为接近所述OD区的边缘。

在该器件中，所述SA使能器件布置为对所述SA感测器件对的源极/ 漏极端提供缓冲保护。

该器件进一步包括：保护结构，紧邻所述SA使能器件的源极端放置为 接近所述OD区的边缘。

在该器件中，所述SAE线穿过所述感测放大器的中心连接到所述SA 使能器件的栅极端。

在该器件中，通过一条或多条电源线屏蔽所述SAE线。

在该器件中，通过一条或多条电源线屏蔽所述感测放大器中的所有信 号线。

根据本发明的另一方面，提供了一种感测放大器(SA)，包括：半导 体衬底，具有定义氧化(OD)区；SA感测器件对，共享所述OD区，其 中，所述SA感测器件对是晶体管并且具有相同的栅长度；SA使能器件， 与所述SA感测器件对共享相同的OD区，其中，所述SA使能器件具有与 所述SA感测器件对相同的栅长度；其中，所述SA感测器件对和所述SA 使能器件中的每个都平行地布置在多个部件中，并且所述SA感测器件对 的部件彼此对角布置在所述OD区上。

根据本发明的又一方面，提供了一种方法，包括：在半导体衬底上形 成用于感测放大器(SA)的定义氧化(OD)区；在所述OD区上形成SA 感测器件对，其中，所述SA感测器件对具有彼此相同的栅长度；形成与 所述SA感测器件对共享相同的OD区的SA使能器件，其中，所述SA使 能器件具有与所述SA感测器件对相同的栅长度；形成用于携带感测放大 器使能(SAE)信号的SAE信号线，以使所述SA使能器件导通，从而使 所述SA感测器件对中的一个进行放电来用于从所述感测放大器读取数据。

该方法进一步包括：将所述SA感测器件对和所述SA使能器件通过共 享的OD区连接到共享的节点。

该方法进一步包括：将所述SA感测器件对放置在所述OD区的中心附 近。

该方法进一步包括：将所述SA使能器件放置为接近所述OD区的边缘。

该方法进一步包括：所述SA使能器件布置为对所述SA感测器件对的 源极/漏极端提供缓冲保护。

该方法进一步包括：紧邻所述SA使能器件的源极端形成接近所述OD 区的边缘的保护结构。

该方法进一步包括：所述SAE线穿过所述感测放大器的中心连接到所 述SA使能器件的栅极端。

该方法进一步包括：通过一条或多条电源线屏蔽所述SAE线，以防止 所述SAE线和所述感测放大器的内部节点之间的耦合。

该方法进一步包括：通过一条或多条电源线屏蔽所述感测放大器中的 多个信号线，以防止所述信号线和所述感测放大器的一个或多个内部节点 之间的耦合。

附图说明

图1示出了对于共享公共OD区的所有器件具有相同的Lg的感测放大 器的实施例的实例的原理图。

图2A和图2B分别示出了用于图1的感测放大器的NMOS器件的分离 的OD区和共享的OD区下方的布局的平面图的实例。

图3A至图3C分别示出了感测放大器中的NMOS器件的布局的原理 图、扩展的平面图和截面图。

图4A和图4B分别示出了在整个感测放大器的布局上的阈值电压Vt 分布以及感测放大器的相应的布局位置。

图5A和图5B分别示出了感测放大器的感测器件的布局的原理图和平 面图的实例。

图6A和图6B示出了感测放大器的SA使能器件的布局的原理图和平 面图的实例。

图7示出了屏蔽感测放大器的SA使能信号线的平面图的实例。

图8示出了屏蔽感测放大器的信号线的平面图的实例。

图9是使用FinFET技术形成感测放大器的方法的流程图，其中，感测 放大器中的多个NMOS器件共享相同的多晶硅栅长度。

具体实施方式

可以结合参考附图阅读本说明书的示例性实施例，可以将其视为整个 说明书的一部分。在说明书中，关系术语诸如“下部”、“上部”、“水 平的”、“垂直的”、“在…之上”、“在…之下”、“向上”、“向下”、 “顶部”和“底部”及其派生词(例如，“水平地”、“向下地”、“向 上地”等)应被解释为是指如随后所述的或者如论述的附图所示的方位。 这些关系术语是为了便于描述，并不要求以具体方位构造或操作装置。除 非另有明确描述，否则术语附接、连接等(诸如“连接”和“互连”)是 指其中结构直接或通过中间结构间接地固定或附接到另一个结构的关系， 以及可移动的或刚性的附接或关系。

感测放大器设计可以具有用于感测器件的长沟道长度，以改善器件的 不匹配和感测放大器的偏移电压，从而导致感测放大器中的各种器件的长 的且不同的多晶硅栅长度(Lg)。将这种具有不同的多晶硅栅长度的器件 放置在不同的定义氧化(OD)层/区。在感测放大器中，分离的OD区用于 提供不同种类的器件之间的隔离。

发明者已经发现对于所有NMOS器件可以采用一致的多晶硅栅长度 Lg(例如，16、18或20nm)以用于布置和制造使用FinFET工艺所制造的 感测放大器。由于FinFET工艺(下文将详细进行讨论)下的低器件不匹配， 不需要长沟道长度以降低器件之间的不匹配，从而使用于感测放大器中的 所有器件/晶体管具有相同的标称(短)栅长度。在这种一致的标称栅长度 下，用于感测放大器中的所有器件可以共享一个共同的定义氧化(OD)层 /区，而不是用于感测放大器的布局中不同种类的器件的分离OD区。OD 区限定衬底的有源区。集成电路(IC)通常包括多个这种OD区，每一个 都位于诸如浅沟槽隔离区的一对隔离区之间。在本文中所描述的实施例中， 感测放大器的多个感测器件(晶体管)形成在单个OD区内。

由于使用共享的OD区布局，相比于不同的OD区用于不同的器件/晶 体管的感测放大器的布局，感测放大器的布局面积可以显著减小。

图1示出了对于共享公共的OD区的所有的器件具有一致的Lg的感测 放大器100的实施例的实例的原理图，其中，在图3A、图5A和图6A也 示出了其原理图。

如图1的实例所示，感测放大器(SA)100的基本结构至少包括：PMOS 器件P0(102)、P1(104)、SA感测器件N0(106)和N1(108)以及 SA使能NMOS器件N2(110)。差分信号DL和DLB分别通过P2(112) 和P3(114)传送到感测放大器的内部节点S和SB。一旦通过SAE线118 所携带的感测放大器使能(SAE)信号接通(从低到高)，就启动SA使能 器件N2(110)，从而根据哪个内部节点具有较低的电压电平，导致SA 感测器件N0(106)或N1(108)分别使内部节点S或SB放电。对于非限 制性实例来说，如果节点S的电压是0.7V，其低于节点SB的0.8V的电压， 则将通过N0(106)和N2(110)使节点S放电至接地电压，导致在S节 点处的数据位的读数为“0”(变成全摆幅信号)并且传送到QB。相对的 节点SB仍然保持高电压电平，所以Q信号将保持“0”状态。

在一些实施例中，在两个SA感测器件之间可能有器件不匹配。感测 器件N0(106)和N1(108)处的电压不匹配会大大影响用于感测放大器 100正常工作的差分电压。如果在两个SA感测器件之间有器件不匹配(对 于非限制性实例，N1(108)的电压比N0(106)的电压小200mV)，则 意味着N1(108)的强度大于N0(106)的强度，与节点S相比，N1(108) 更快地下拉节点SB。也就是说，节点SB放电而不是节点S，导致节点S 处的不正确的读数据值“1”(当SB节点放电至接地电压时，S节点保持 高电平)。

由于当使用FinFET技术时大大降低了器件之间的不匹配，所以对于降 低使用FinFET技术所制造的感测放大器100中的器件之间的不匹配，不需 要长沟道长度。结果，所有的NMOS器件N0(106)、N1(108)、和N2 (110)都可以具有相同的一致(短)多晶硅栅长度Lg。如图1的实例中 所示，器件N0(106)和N1(108)的Lg可以与N2(110)对准，使得它 们都具有相同的标称Lg，对于非限制性实例，其可以为16、18或20nm。 由于所有的N0(106)、N1(108)、和N2(110)都采用相同的Lg，所 以在该设计规则下(然而根据设计规则，具有不同的栅长度的其他感测放 大器不得不使用多个OD区)它们都可以共享相同的公共OD区。图2B示 出了用于图1中的NMOS器件N0(106)、N1(108)、和N2(110)的 共享OD区116的布局的平面图的实例。相比于图2A的布局，其中，N0 (106)和N1(108)具有比N2(110)(例如，Lg＝20nm)更大的Lg(例 如，Lg为36nm)，并且因此具有用于器件的分离OD区，图2B中的感测 放大器100(具有共享的OD区116)的尺寸可以更小。对于非限制性实施 例，在根据图2B的一些实施例中，所有的栅长度都是20nm。在根据图2B 的一些实施例中，所有的栅长度都是18nm。在根据图2B的其他实施例中， 所有的栅长度都是16nm。

图3B示出了感测放大器中的NMOS器件N0(106)、N1(108)、和 N2(110)的布局的扩展的平面图。图3C分别示出了沿横截线A-A和B-B 所截取的NMOS器件的截面图。如下文中所提及的，OD指的是由框标记 的共享OD区116，POLY指的是多晶硅定义层118(位于栅电极层的平面 处)，V0指的是通孔0层120，MD指的是OD层116和V0120之间的接 触件122，MP指的是POLY118和V0120之间的接触件124，并且POLY-Cut 指的是切割多晶硅层126(可以是用作形成多晶硅线的掩模的光刻胶层)。

如通过图3B(也如图5至图8)中的扩展(展开)图所示，NMOS器 件N0(106)、N1(108)、和N2(110)的每一个都平行地布置在多个部 件中，其中，每个器件的部件都通过IC(未示出)的互连结构的不同金属 层之间的金属接触件和通孔连接到一起，以形成感测放大器。

如图3B的实例所示，位于N0(106)和N2(110)之间以及N1(108) 和N2(110)之间的共享节点A可以通过共享OD区彼此连接，而不是使 用与对NMOS器件采用分离OD层/区的感测放大器中一样的金属线连接。

对于使用FinFET技术所制造的半导体器件，根据OD层上的器件的位 置，器件/晶体管的阈值电压(Vt)在整个布局上是变化的。图4A示出了 在整个图1的感测放大器100的布局上的阈值电压Vt分布的实例。如图 4B所示，与边缘晶体管(放置在布局的边缘附近，例如，在位置1和6处) 相比，在布局的中心附近所放置(例如，在位置2、3、4和5处)的内部 晶体管可以具有较小的Vt变化。另一方面，与这些中心晶体管(在位置2、 3、4、5处)相比，边缘晶体管(在位置1和6处)具有较低的Vt，其中， 较低的Vt导致了较高的器件速度。

在一些实施例中，为了采用图4B中示出的器件的Vt分布特性的优势， 如通过图5B中的感测放大器100的感测器件的布局的平面图的实例所示， 可以将感测器件N0(106)和N1(108)放置在OD区的中心区域(在图 4B中的位置2、3、4、5处)上或附近。由于OD区中心附近的Vt变化远 远小于OD区边缘附近的Vt变化，所以将感测器件N0(106)和N1(108) 放置在布局的中心附近并且远离OD区的边缘有助于进一步降低NMOS器 件之间的不匹配。另外，将N0(106)和N1(108)放置为接近中心可以 启动在OD区的边缘附近所放置的其他器件(例如，N2(110))，从而为 N0(106)和N1(108)的源极/漏极终端提供缓冲保护。

在一些实施例中，感测器件N0(106)和N1(108)的不同部件可以 在器件的布局中彼此“交叉放置”(即，水平地布置)。如图5B中的实例 所示，可以将N0(106)的部件放置为与N1(108)的部件水平对准。这 样，感测器件N0(106)的部件彼此对角布置，并且感测器件N1(108) 的部件彼此对角布置。这种来自不同的器件的部件的交叉布置有助于进一 步降低感测器件N0(106)和N1(108)之间的不匹配，由于在布局的一 侧上的N0(106)和N1(108)的部件之间的任何不匹配均可以通过布局 的另一侧上的N0(106)和N1(108)的部件之间的类似的不匹配进行补 偿。

在一些实施例中，如通过图6中的感测放大器的SA使能器件的布局 的实例所示，将SA使能器件N2(110)放置为接近OD区的边缘(在图 4B的位置1和6处)，以围绕和保护感测放大器的布局中的感测器件N0 (106)和N1(108)。由于当使用FinFET技术时，放置在OD区的边缘 附近的器件比放置在布局的中心附近的那些器件具有更低的阈值电压Vt， 所以这样放置的N2(110)比在传统布局下放电更快，导致感测放大器100 的较高的运行速度。在一些实施例中，如图6B所示，可以将OD边缘上的 多晶硅(PODE)连接件128添加到OD区的边缘附近以保护N2(110)的 源极端。

在一些实施例中，如图6B所示，由于将SA使能NMOS N2(110)放 置在OD区的边缘附近，以包围感测器件N0(106)和N1(108)，SA使 能信号线SAE130可以通过多晶硅的中心处的MP接触件124连接至N2 (110)而连接至N2(110)的栅极端。这种SA使能信号SAE穿过感测放 大器100的中心的布局放置有助于使用于器件N2(110)的SA使能信号 控制更加平衡而没有时钟偏移(timing skew)。

在一些实施例中，如图7中的感测放大器100的SA使能信号线的布 局的实例所示，可以使用电源线132(诸如GND、VSS或VDD)屏蔽SA 使能信号线SAE130。屏蔽使能信号线SAE130有助于避免感测放大器100 的内部节点“S”和“SB”的任何耦合问题。在一些实施例中，如图8中 描述的感测晶体管的布局的实例所示，可以通过电源/GND线屏蔽和隔离感 测放大器100的所有信号线(不只是SA使能信号线SAE130)，从而避免 的任何的互耦合问题。

图9是使用FinFET技术形成感测放大器的方法的流程图900，其中， 感测放大器中的所有NMOS器件都共享相同的多晶硅栅长度Lg。

在步骤902中，使用FinFET技术在共享的定义氧化(OD)区的中心 附近形成感测放大器(SA)的感测器件N0和N1，其中，两个NMOS器 件都具有相同的多晶硅栅长度Lg。

在步骤904中，感测放大器的SA使能器件N2在相同的OD区边缘附 近形成以围绕感测器件N0和N1，其中，器件N2与感测器件N0和N1共 享相同的多晶硅栅长度。

在步骤906中，将一条多晶硅线添加到OD区的边缘上以保护SA使能 器件N2的源极端。

在步骤908中，通过器件N0、N1和N2之间的共享OD区将位于器件 N0和N2之间以及位于器件N1和N2之间的共享的接触节点A连接起来。

在步骤910中，SA使能信号线SAE形成为穿过感测放大器的中心， 从而使用于SA使能器件N2的SA使能信号更加平衡而没有时钟偏移。

在一些实施例中，感测放大器(SA)包括具有定义氧化(OD)区的半 导体衬底、SA感测器件对、SA使能器件以及感测放大器使能信号(SAE) 线。该SA感测器件对和SA使能器件是晶体管并且共享相同的OD区。该 SAE线携带SAE信号，当使能该信号时，使SA使能器件导通以使SA感 测器件对中的一个进行放电，从而用于从感测放大器读取数据。

在一些实施例中，SA感测器件对的Lg与SA使能器件的Lg相等。

在一些实施例中，该SA感测器件对和SA使能器件通过共享OD区连 接到共享节点。

在一些实施例中，将SA感测器件对放置在OD区的中心附近。

在一些实施例中，将SA使能器件对放置为接近OD区的边缘。

在一些实施例中，布置SA使能器件以为SA使能器件对的源极/漏极 端提供缓冲保护。

在一些实施例中，将保护结构放置为接近邻近SA使能器件的源极端 的OD区的边缘。

在一些实施例中，SAE线穿过感测放大器的中心连接到SA使能器件 的栅极端。

在一些实施例中，通过一条或多条的电源线屏蔽SAE线。

在一些实施例中，通过一条或多条的电源线屏蔽感测放大器中的所有 信号线。

在一些实施例中，一种感测放大器(SA)包括具有定义氧化(OD)区 的半导体衬底、SA感测器件对、以及SA使能器件。该SA感测器件对和 SA使能器件是晶体管，共享相同的OD层，并且具有相同的栅长度Lg。 SA感测器件对和SA使能器件中的每个平行地布置在多个部件中，并且SA 感测器件对的部件彼此对角布置在OD区上。

在一些实施例中，一种方法包括在半导体衬底上形成用于感测放大器 (SA)的定义氧化(OD)区，以及在具有相同的栅长度Lg的相同的OD 区上形成均SA感测器件对和SA使能器件。该方法还包括形成携带SAE 信号的感测放大器使能(SAE)信号线，以使SA使能器件导通，使SA感 测器件对中的一个进行放电，从而从感测放大器读取数据。

在一些实施例中，该方法还包括通过共享OD区将SA感测器件对和 SA使能器件连接到共享节点。

在一些实施例中，该方法还包括将SA感测器件对放置在OD区的中心 附近。

在一些实施例中，该方法还包括将SA使能器件放置为接近OD区的边 缘。

在一些实施例中，该方法还包括布置SA使能器件，以便对SA感测器 件对的源极/漏极端提供缓冲保护。

在一些实施例中，该方法还包括紧邻SA使能器件的源极端形成接近 OD区的边缘的保护结构。

在一些实施例中，该方法还包括SAE线穿过感测放大器的中心连接到 SA使能器件的栅极端。

在一些实施例中，该方法还包括通过一条或多条电源线屏蔽SAE线， 以防止SAE线和感测放大器的内部节点之间的耦合。

在一些实施例中，该方法还包括通过一条或多条电源线屏蔽感测放大 器中的多条信号线，以防止信号线与感测放大器的一个或多个内部节点之 间的耦合。

尽管通过示例性实施例描述了本发明，但本发明不限于此。相反，所 附权利要求应广义地解释为包括由本领域技术人员在不背离本发明的等效 物的精神和范围的情况下，可以做出的本发明的其他变型例和实施例。