检测通孔蚀刻不足和通孔缺失缺陷的方法

摘要

一种检测通孔蚀刻不足和通孔缺失缺陷的方法，包括：实现N阱中布置PMOS器件的结构；在晶圆上参照正常工艺制程生长金属硅化物，形成阻挡层，并沉积金属间的第一介电层和第二介电层；在第二介电层上依次形成硬掩膜、硅氧化物和抗反射层，在抗反射层上布置硬掩膜蚀刻光罩，其中采用通孔蚀刻的光罩作为硬掩膜蚀刻光罩；利用硬掩膜蚀刻光罩对抗反射层、硅氧化物、硬掩膜进行完全蚀刻，并且部分蚀刻第二介电层；去除硬掩膜蚀刻光罩，并对抗反射层、硅氧化物、硬掩膜和第二介电层中进行填充；利用通孔蚀刻光罩执行蚀刻，直到部分地蚀刻第一介电层，去除通孔蚀刻光罩；去除抗反射层以及所填充的与抗反射层相同的材料；执行蚀刻，直到蚀刻透阻挡层。

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种检测通孔蚀刻 不足和通孔缺失缺陷的方法。

背景技术

随着集成电路工艺的发展以及关键尺寸按比例缩小，半导体器件后段制程 中铜连接通孔的蚀刻不足（如图1所示）和通孔缺失缺陷(如图2所示)越来越 成为集成电路发展的瓶颈之一。比如先蚀刻硬掩膜（Hard Mask Etch）再蚀刻 通孔（All in One Etch）的蚀刻工艺制程，蚀刻不足缺陷往往受到硬掩膜蚀刻 后清洗工艺与通孔蚀刻本身以及通孔蚀刻的光刻工艺的共同影响，其中某些工 艺窗口不够优化时，缺陷就会出现，成为制约良率提升的一大杀手。

对后段通孔蚀刻不足缺陷检测是目前业界公认的难题之一，目前业界应用 的检测方法通常有两种：一是在蚀刻后的清洗工艺之后应用电子束缺陷扫描仪 进行检查，但由于存在法拉第杯地影响，检测的抓取率通常会很低而且精度不 高；二是在铜填充平坦化后再做检测，但由于大部分通孔被铜线连接起来，导 致能够检测到的通孔不足缺陷只有3/7，而且受到前层PMOS/NMOS的影响，NMOS 上的通孔不足缺陷信号会更弱。这两种方法均存在很大不足，很难为在线工艺 窗口优化提供有效参考。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种检 测通孔蚀刻不足和通孔缺失缺陷的方法。

根据本发明的第一方面，提供了一种检测通孔蚀刻不足和通孔缺失缺陷的 方法，其包括：

在硅衬底上实现N阱中布置PMOS器件的结构；

在晶圆上参照正常工艺制程生长金属硅化物，形成阻挡层，并沉积金属间 的第一介电层和第二介电层；

在硬掩膜蚀刻工艺中，在第二介电层上依次形成硬掩膜、硅氧化物和抗反 射层，在抗反射层上布置硬掩膜蚀刻光罩，其中采用通孔蚀刻的光罩作为硬掩 膜蚀刻光罩；

利用硬掩膜蚀刻光罩对抗反射层、硅氧化物、硬掩膜进行完全蚀刻，并且 部分蚀刻第二介电层；

去除硬掩膜蚀刻光罩，并对抗反射层、硅氧化物、硬掩膜和第二介电层中 填充与抗反射层相同的材料；

利用通孔蚀刻光罩执行蚀刻，直到部分地蚀刻第一介电层，其中通孔蚀刻 光罩的关键尺寸小于硬掩膜蚀刻光罩的关键尺寸，随后去除通孔蚀刻光罩；

去除抗反射层以及所填充的与抗反射层相同的材料；

执行蚀刻，直到蚀刻透阻挡层；

进行填铜与铜的平坦化。

优选地，通过无光阻离子注入将晶圆表面注入N型阱区离子与P型源漏离 子，在硅衬底上实现N阱中布置PMOS器件的结构。

优选地，通孔蚀刻光罩的关键尺寸不大于硬掩膜蚀刻光罩的关键尺寸的二 分之一。

优选地，通孔蚀刻光罩的关键尺寸不大于硬掩膜蚀刻光罩的关键尺寸的三 分之一。

优选地，所述方法用于检测55nm后段铜连接层的通孔蚀刻不足和通孔缺失 缺陷。

根据本发明的第二方面，提供了一种采用根据本发明的第一方面所述的检 测通孔蚀刻不足和通孔缺失缺陷的方法的半导体制造方法。

本发明针对先蚀刻硬掩膜再蚀刻通孔的蚀刻工艺制程，在基底均为PMOS结 构的晶圆上，生长金属硅化物与介电层，在硬掩膜蚀刻与通孔蚀刻时应用相同 光罩，对相应步骤调整光学修正，并在填铜平坦化后应用电子束缺陷扫描仪进 行检测。

在此短流程工艺下进行的缺陷检测，既避免了在刻蚀后检测中法拉第杯的 影响，同时克服了在铜平坦化后检测通孔数量的限制，最终提高了缺陷检测的 抓取率。这为制程窗口优化提供数据参考，为半导体在线制造与良率提升提供 保障。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整 的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了通孔蚀刻不足缺陷。

图2示意性地示出了通孔缺失缺陷。

图3至图9示意性地示出了根据本发明实施例所述的检测通孔蚀刻不足和 通孔缺失缺陷的方法的各个步骤。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构 的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或 者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发 明的内容进行详细描述。

本发明针对先蚀刻硬掩膜（Hard Mask Etch）再蚀刻通孔（All in One Etch） 的蚀刻工艺制程，应用如下技术原理，在基底均为PMOS结构的晶圆上，生长金 属硅化物，并生长蚀刻工艺蚀刻通孔时所需要消耗厚度的介电层，在硬掩膜蚀 刻与通孔蚀刻时应用相同光罩，并在填铜平坦化后应用电子束缺陷扫描仪进行 检测。具体实现步骤如下：

首先通过无光阻离子注入将晶圆表面注入N型阱区离子与P型源漏离子， 在硅衬底10上实现N阱20中布置PMOS器件30的结构；

其次在晶圆上参照正常工艺制程生长金属硅化物40，形成阻挡层50，并沉 积金属间的第一介电层60和第二介电层70；

再次，在硬掩膜蚀刻工艺中，在第二介电层70上依次形成硬掩膜80、硅氧 化物90和抗反射层100，在抗反射层100上布置硬掩膜蚀刻光罩110，其中采 用通孔蚀刻的光罩作为硬掩膜蚀刻光罩110，如图3所示；

随后，利用硬掩膜蚀刻光罩100对抗反射层100、硅氧化物90、硬掩膜80 进行完全蚀刻，并且部分蚀刻第二介电层70，如图4所示；

随后，去除硬掩膜蚀刻光罩100，并对抗反射层100、硅氧化物90、硬掩膜 80和第二介电层70中填充与抗反射层100相同的材料，如图5所示。

此后，利用通孔蚀刻光罩120执行蚀刻，直到部分地蚀刻第一介电层60， 其中通孔蚀刻光罩120的关键尺寸CD2小于硬掩膜蚀刻光罩110的关键尺寸CD1， 如图6所示，随后去除通孔蚀刻光罩120；

然后，去除抗反射层100以及所填充的与抗反射层100相同的材料，如图7 所示；

再次执行蚀刻，直到蚀刻透阻挡层50，如图8所示；

最后，在全部蚀刻进行完成后，在正常流程中相应填铜与铜的平坦化工艺 基础上稍作调整，完成填铜与铜的平坦化，如图9所示。

将硬掩膜蚀刻光罩110改为通孔蚀刻的光罩，避免后续填铜后将铜线中的 通孔连接起来。与正常工艺相比，此步骤需要调整光学修正（Optical Proximity  Correction，OPC）以及光刻的曝光条件等，将关键尺寸增大，以使短流程工艺 能接近正常流程工艺通孔刻蚀前的条件，需要使硬掩膜光刻中的第一关键尺寸 CD1大于通孔光刻中的第二关键尺寸CD2；优选地，硬掩膜光刻中的第一关键尺 寸CD1远大于通孔光刻中的第二关键尺寸CD2；

例如，硬掩膜光刻中的第一关键尺寸CD1至少是光刻中的第二关键尺寸CD2 的两倍，进一步优选地，硬掩膜光刻中的第一关键尺寸CD1至少是光刻中的第 二关键尺寸CD2的三倍。

例如，通过建立短流程工艺，本方法可以应用于检测55nm后段铜连接层的 通孔蚀刻不足或通孔缺失缺陷，为制程窗口优化提供数据参考，为半导体在线 制造与良率提升提供保障。

本发明针对先蚀刻硬掩膜再蚀刻通孔的蚀刻工艺制程，在基底均为PMOS结 构的晶圆上，生长金属硅化物与介电层，在硬掩膜蚀刻与通孔蚀刻时应用相同 光罩，对相应步骤调整光学修正，并在填铜平坦化后应用电子束缺陷扫描仪进 行检测。

在此短流程工艺下进行的缺陷检测，既避免了在刻蚀后检测中法拉第杯的 影响，同时克服了在铜平坦化后检测通孔数量的限制，最终提高了缺陷检测的 抓取率。这为制程窗口优化提供数据参考，为半导体在线制造与良率提升提供 保障。

根据本发明的另一优选实施例，本发明还提供了一种采用上述实施例所述 的检测通孔蚀刻不足和通孔缺失缺陷的方法的半导体制造方法。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并 非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技 术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多 可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发 明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、 等同变化及修饰，均仍属于本发明技术方案保护的范围内。