沟槽底部氧化物屏蔽以及三维P-本体接触区的纳米MOSFET

摘要

一种半导体功率器件包括一个形成在重掺杂层上的轻掺杂层。一个或多个器件形成在轻掺杂层中。每个器件都包括一个本体区、一个源极区、以及一个形成在轻掺杂区中相应的沟槽中的一个或多个栅极电极。每个沟槽的深度都在第一维度上，宽度在第二维度上，长度在第三维度上。本体区的导电类型与轻掺杂层和重掺杂层相反。源极区形成在上表面附近。一个或多个深接触区形成在沿一个或多个沟槽附近的第三维度的一个或多个位置处。接触区在第一方向上从上表面开始，延伸到轻掺杂层中，并与源极区电接触。

说明书

技术领域

本发明主要涉及半导体功率场效应晶体管器件，尤其是用于制备改良型纳米沟槽金属-氧化物半导体场效应晶体管（MOSFET）器件的新型结构及方法。

背景技术

如今，沟槽型MOSFET器件广泛应用于电子器件中的电源开关。沟槽型MOSFET器件与传统的MOSFET器件的不同之处在于，前者的栅极结构形成在沟槽中，使MOSFET器件的面积最小，从而提高了MOSFET器件的密度，降低了导通电阻。然而，通过减薄栅极氧化层提高电流驱动，使栅极氧化层更容易受穿通现象的影响。

传统的配置与制备高压半导体功率器件的技术，在进一步提高性能方面要做不同的取舍，因此仍然面临许多困难与限制。在沟槽型MOSFET器件等垂直半导体功率器件中，漏源电阻（即导通状态电阻，通常用R_dsA（即R_ds×有源区）作为性能表征）以及功率器件可承受的击穿电压之间存在一种取舍关系。

为了解决上述性能取舍所产生的困难及局限，必须研发新的器件结构。众所周知，沟槽的底部必须有厚底部氧化物，以避免击穿过程中损坏栅极氧化物。而且，具有厚底部氧化物可以降低栅漏电容。依据这种方法，在沟槽底部的裸露硅上生成一个二氧化硅层。通常利用热氧化物进行该生长。然而，这种技术的缺点是热氧化物增加了工艺中所需的热量消耗。

传统的屏蔽栅沟槽（SGT）MOSFET结构还降低反向转移电容C_rss，与MOSFET栅漏电容C_gd相等。由于屏蔽栅沟槽MOSFET具有许多有益的特点，因此在某些器件中比传统的MOSFET以及传统的沟槽MOSFET更加适合。屏蔽栅沟槽MOSFET的栅漏电容C_gd很低、导通电阻R_DSoN很低，晶体管的击穿电压很高。对于传统的沟槽MOSFET而言，在一个通道中放置多个沟槽，在降低导通电阻的同时，还可以提高整体的栅漏电容C_gd。引入屏蔽栅沟槽MOSFET结构，通过将栅极与漂流区中的电场屏蔽，屏蔽电极连接源极电势，可以弥补该问题，从而大幅降低栅漏电容。屏蔽栅沟槽MOSFET结构还具有漂流区中较高的多数载流子浓度，从而提高器件的击穿电压，降低导通电阻。然而，SGT MOSFET结构在形成屏蔽电极和栅极电极之间的电介质绝缘时遇到了困难，非箝位感应开关（UIS）困难，以及需要厚屏蔽氧化物优化击穿电压。

提高击穿电压以及降低沟槽底部附近的栅漏电容的另一种传统工艺是，在沟槽栅极中制备厚底部氧化物，在沟槽栅极下方浮动P-掺杂岛，以改善电场形状。浮动岛中的P-掺杂物电荷补偿，可以增大N-外延掺杂浓度，从而降低RdsA。此外，沟槽栅极中的厚底部氧化物降低了栅漏耦合，从而降低栅漏电荷Q_gd。该器件的另一优势在于，顶部外延层以及浮动岛附近的底层都可以承受较高的击穿电压。然而，浮动P区的存在使器件开关时产生较高的动态导通电阻。此外，高密度沟槽MOSFET需要自对准接触区，该工艺比较困难。而且，即使使用了自对准的接触区结构，晶体管单元间距也局限在0.8-0.85μm之间。

美国专利号5168331的专利中，Hamza Yilmaz提出了一种建立在沟槽结构中的金属-氧化物-半导体场效应晶体管（MOSFET），通过在界定晶体管栅极的绝缘层附近制备一个屏蔽区，保护晶体管不受击穿电压的影响。该屏蔽区可能比其所在区域（通常为漂流或漏极区）更加轻掺杂，也可能与其所在区域的导电类型相反，它形成在绝缘层和漂流或漏极区之间的交界处的拐角附近，电压击穿最常发生在该处。

美国专利号7265415的专利中，Shenoy等人提出了一种沟槽MOS-栅极晶体管，包括一个第一导电类型的第一区，构成一个带有第二导电类型阱区的P-N结。阱区具有一个平底部分，以及比平底部分更深的部分。栅极沟槽延伸到阱区中。通道区在阱区中沿栅极沟槽的外部侧壁延伸。栅极沟槽具有一个第一底部，在第一区中端接，以及一个第二底部，在阱区较深的部分中端接，从而当晶体管处于导通状态时，阱区的较深部分就会阻止电流流经这些位于阱区较深部分上方的通道区部分。

美国专利号6359306的专利中，Hideaki Ninomiya提出了一种沟槽-MOS栅极结构器件，包括一个第一导电类型的衬底层；一个形成在第一导电类型层上的第二导电类型本体层；一个形成在第二导电类型本体层上的第一导电类型源极层；多个相互平行的第一沟槽，并且穿过第一导电类型源极层以及第二导电类型本体层，在第一导电类型衬底层中终结。在每个沟槽中形成一个栅极电极。多个第二沟槽穿过第一导电类型源极层，在第二导电类型本体层中终结，每个沟槽中都带有一个主电极。部分第二沟槽和部分第一导电类型源极层在第一沟槽之间的区域中交替排布。虽然这种-MOS栅极结构器件具有高封装密度，低比导通电阻（比导通电阻=晶圆面积乘以晶圆的导通电阻），但是当器件遇到雪崩击穿时，该结构就会非常易损。另外，将触发嵌入式寄生三极管双极结型晶体管（双极型晶体管），在本地打开，显示负阻抗。该效应有时也称为双极晶体管快速复位现象。在芯片较小的区域中，最常发生的是首先触发寄生三极管双极型晶体管，致使全部电流涌向较小的区域，过度局域的热量造成器件损坏。

正是在这一前提下，提出了本发明所述的实施例。

发明内容

在一种实施方式中，本发明提供了一种半导体功率器件，包括：一个形成在第一导电类型的重掺杂层上方的第一导电类型的轻掺杂层；一个或多个形成在轻掺杂层中的器件，每个器件都包括一个与第一导电类型相反的第二导电类型的掺杂本体区；一个或多个形成在轻掺杂层中的一个或多个相应的沟槽中的电绝缘栅极电极，以及一个源极区，其中一个或多个沟槽中的每个沟槽深度都在第一维度（First dimension）上延伸，宽度在第二维度（Second dimension）上延伸，长度在第三维度（Third dimension）上延伸，其中第一维度垂直于重掺杂层的平面，其中第二和第三维度平行于重掺杂层的平面，其中掺杂本体区形成在轻掺杂层上表面附近的一个或多个沟槽周围；其中源极区形成在所述的轻掺杂层上表面附近的一个或多个沟槽周围，沿第三维度延伸；并且一个或多个第二导电类型的深重掺杂接触区，沿第三维度形成在一个或多个沟槽附近的一个或多个位置上，其中一个或多个深重掺杂接触区在第一维度上，从栅极电极的顶面下方的表面开始，延伸到一部分轻掺杂层中，其深度与掺杂本体区的底部深度相近，其中一个或多个深重掺杂接触区与源极区电接触。

上述的器件，一个或多个深重掺杂接触区在第一维度上，延伸到一个或多个沟槽底部上方的一部分轻掺杂层中。

上述的器件，源极区是由一个第一导电类型的第一重掺杂区以及第一导电类型的第二重掺杂区构成的，第一重掺杂区形成在上表面附近，从一个或多个沟槽中的第一沟槽侧壁开始，延伸到第一沟槽周围的一个或多个沟槽中的第二沟槽的侧壁，第二重掺杂区在第一沟槽侧壁附近。

上述的器件，源极区还包括第一导电类型的轻掺杂区，设置在第一沟槽的侧壁附近的第一导电类型的第二重掺杂区下方，并与第二重掺杂区相交，沿第一维度延伸。

上述的器件，还包括一个第二导电类型的重掺杂区，设置在第一导电类型的第一重掺杂区下方，并与第一重掺杂区相交。

上述的器件，源极区是由一个第一导电类型的重掺杂区构成的，形成在上表面附近，从一个或多个沟槽的第一沟槽侧壁开始，延伸到第一沟槽附近的一个或多个沟槽的第二沟槽的侧壁，一个延长的开口沿第三维度，穿过源极区的中心部分，使开口中的一部分掺杂本体区裸露出来。

上述的器件，还包括一个或多个沟槽附近的一个或多个虚拟栅极沟槽，一个源极金属通过虚拟栅极沟槽和一个或多个沟槽中的其中一个沟槽之间的一个开口电连接第二导电类型的重掺杂区，所述的第二导电类型的重掺杂区设置在虚拟栅极沟槽和一个或多个沟槽中的其中一个沟槽之间的台面（Mesa）结构上表面附近的第一导电类型的重掺杂区下方，虚拟栅极沟槽和一个或多个沟槽中的其中一个沟槽之间的延长开口的侧壁，被电介质层包围着，电介质层使虚拟栅极沟槽和一个或多个沟槽中的其中一个沟槽之间的第一导电类型的重掺杂区与源极金属电绝缘。

上述器件，包括一个在一个或多个虚拟栅极沟槽中的其中一个沟槽附近的栅极接触沟槽，一个第二导电类型的重掺杂区，设置在台面结构上表面附近的第一导电类型的重掺杂区下方，台面结构形成在一个或多个虚拟栅极沟槽的其中一个沟槽和栅极接触沟槽之间。

上述的器件，还包括一个或多个掺杂注入屏蔽区，形成在一个或多个沟槽底部附近的轻掺杂层，沿第三维度延伸，其中一个或多个掺杂注入屏蔽区为第二导电类型，其中一个或多个深重掺杂接触区电连接一个或多个掺杂注入屏蔽区。

上述的器件，一个或多个深重掺杂接触区包括一个或多个深重掺杂接触区，形成在第二导电类型的一个或多个深注入区上方，其中一个或多个深注入区相交掺杂注入屏蔽区。

上述的器件，还包括一个栅极接触沟槽以及一个第二导电类型的掺杂注入屏蔽区，形成在栅极接触沟槽底部附近的轻掺杂层中，沿第三维度延伸。

上述的器件，还包括一个具有一个或多个绝缘栅极的端接区，设置在一个或多个相互绝缘的相应的沟槽中，掺杂注入屏蔽区形成在一个或多个绝缘沟槽底部附近的轻掺杂层中，沿第三维度延伸。

上述的器件，一个或多个穿过源极区的开口，在一个或多个深重掺杂接触区上方，在第二维度上从一个或多个沟槽中的其中一个沟槽侧壁开始，延伸到邻近沟槽的侧壁，用导电材料填充所述的开口。

上述的器件，厚底部绝缘物形成在栅极电极和轻掺杂层之间的一个或多个沟槽中的其中一个沟槽的底部中。

上述的器件，还包括一个或多个屏蔽电极，形成在一个或多个栅极电极中的一个或多个相应的栅极电极附近的一个或多个沟槽中的一个或多个沟槽中，其中一个或多个屏蔽电极电耦合到源极区上。

上述的器件，还包括一个具有多个绝缘栅极电极的端接区，设置在相互绝缘的相应的多个端接沟槽中，其中每个绝缘栅极电极都连接到相应的端接沟槽附近的源极。

上述器件，栅极电极的顶面在轻掺杂层上表面上方延伸，源极区包括一个肖特基金属层，设置在第二导电类型的轻掺杂层上方，轻掺杂层的上表面附近，构成一个肖特基源极。

上述的器件，还包括填充邻近沟槽之间的肖特基金属层上方空间的导电材料。

上述的器件，还包括一个虚拟沟槽和一个虚拟沟槽附近的接触栅极沟槽，一个深重掺杂接触区，设置在接触栅极沟槽和虚拟栅极沟槽之间，在第一方向上，从轻掺杂层的上表面开始，延伸到本体区下方的轻掺杂层中。

在一些实施方式中，本发明提供一种半导体功率器件，包括：一个形成在第一导电类型的重掺杂层上方的第一导电类型的轻掺杂层；一个或多个形成在轻掺杂层中的器件，每个器件都包括一个掺杂本体区，一个或多个形成在轻掺杂层中的相应的一个或多个沟槽中的电绝缘栅极电极，一个源极区，其中一个或多个沟槽中的每个沟槽的深度都在第一维度上延伸，宽度在第二维度上延伸，长度在第三维度上延伸，其中第一维度垂直于重掺杂层的平面，其中第二和第三维度平行于重掺杂层的平面；其中掺杂本体区形成在轻掺杂层上表面附近的一个或多个沟槽周围，其中本体区为第二导电类型，第二导电类型与第一导电类型相反；其中一个或多个沟槽是由第一沟槽和第一沟槽附近的第二沟槽构成的，其中源极区包括第一导电类型的第一重掺杂区，形成在上表面附近，从第一沟槽侧壁开始，延伸到第一沟槽附近的第二沟槽侧壁，以及第一导电类型的第二重掺杂区位于第一沟槽侧壁附近，在第三维度上延伸；一个或多个第二导电类型的深重掺杂接触区，沿第三维度形成在一个或多个沟槽附近的一个或多个位置处，其中一个或多个深重掺杂接触区在第一维度上，从栅极电极的顶面下方的表面开始，延伸到一部分轻掺杂层中。

上述的器件，源极区还包括一个第一导电类型的轻掺杂区，设置在第一导电类型的第二重掺杂区下方，并与第二重掺杂区相交，第二重掺杂区在第一沟槽的侧壁附近，并沿第一方向（First dimension）延伸。

上述的器件，还包括一个第二导电类型的重掺杂区，设置在第一导电类型的第一重掺杂区下方，并与第一重掺杂区相交。

在一些实施方式中，本发明提供一种用于制备半导体功率器件的方法，包括：在第一导电类型的重掺杂层上方的第一导电类型的轻掺杂层中，制备一个或多个沟槽；在一个或多个沟槽中，制备一个或多个电绝缘栅极电极，其中一个或多个沟槽中的每个沟槽的深度都在第一维度上延伸，宽度在第二维度上延伸，长度在第三维度上延伸，其中第一维度垂直于重掺杂层的平面，其中第二和第三维度平行于重掺杂层的平面；在一个或多个沟槽周围的轻掺杂层上表面附近，制备一个掺杂本体区，其中本体区为第二导电类型，第二导电类型与第一导电类型相反；在所述的上表面周围，以及一个或多个沟槽中的一个或多个沟槽附近，制备一个源极区，其中源极区包括一个第一导电类型的第一重掺杂源极区，形成在上表面附近，从一个或多个沟槽中的第一沟槽的一个侧壁开始，延伸到第一沟槽附近的一个或多个沟槽中的第二沟槽的一个侧壁，第一导电类型的第二重掺杂源极区紧邻第一沟槽所述的侧壁，沿第三维度延伸；并且在一个或多个沟槽附近沿第三维度的一个或多个位置上，制备一个或多个深重掺杂接触区，其中所述的一个或多个深重掺杂接触区在第一方向上延伸到轻掺杂层中，其中一个或多个深重掺杂接触区与源极区电接触。

上述方法，还包括在一个或多个沟槽底部附近的轻掺杂层中，制备一个或多个掺杂注入屏蔽区，沿第三维度延伸，其中所述的一个或多个掺杂注入屏蔽区为第二导电类型。

上述的方法，制备一个或多个深重掺杂接触区还包括制备第二导电类型的一个或多个深注入区，深注入区比一个或多个深重掺杂接触区更深，其中所述的一个或多个深注入区与掺杂注入屏蔽区相交。

上述的方法，制备一个或多个深重掺杂接触区包括，至少穿过第一重掺杂源极区刻蚀，形成一个或多个开口，通过开口底部，注入第二导电类型的掺杂物，从而形成在一个或多个深注入区上方的一个或多个重掺杂接触区。

上述的方法，还包括至少穿过第一重掺杂源极区刻蚀，制备一个或多个开口，通过开口底部，注入第二导电类型的掺杂物，从而形成一个或多个重掺杂接触区，用导电材料填充开口，在一个或多个深重掺杂接触区中的至少一个接触区和源极金属之间，形成电接触，源极金属与源极区电接触。

上述的方法，还包括在第一重掺杂源极区下方，制备第二导电类型的重掺杂区，深度比第二重掺杂源极区浅。

上述的方法，还包括在栅极电极和轻掺杂层之间的一个或多个沟槽底部，制备一个厚底部绝缘物。

上述的方法，制备源极区包括制备第一导电类型的轻掺杂区，在第一导电类型的第二重掺杂区下方，第一沟槽侧壁附近，沿第三维度延伸。

上述的方法，还包括制备一个或多个屏蔽电极，在一个或多个沟槽中的一个或多个沟槽中，一个或多个栅极电极相应的一个或多个栅极电极附近，将一个或多个屏蔽电极耦合到源极区。

在一些实施方式中，本发明提供一种用于制备半导体功率器件的方法，包括：在第一导电类型的重掺杂层上方，第一导电类型的轻掺杂层中，制备一个或多个沟槽；在一个或多个沟槽中，制备一个或多个电绝缘栅极电极，其中一个或多个沟槽中的每个沟槽的深度都在第一维度上延伸，宽度在第二维度上延伸，长度在第三维度上延伸，其中第一维度垂直于重掺杂层的平面，其中第二和第三维度平行于重掺杂层的平面；在轻掺杂层上表面附近的一个或多个沟槽周围，制备一个掺杂本体区，其中本体区为第二导电类型，第二导电类型与第一导电类型相反；在上表面周围，以及一个或多个沟槽中附近，制备一个源极区，其中源极区重掺杂第一导电类型；在一个或多个沟槽附近的一个或多个位置上，制备一个或多个深重掺杂接触区，沿第三维度，其中一个或多个深重掺杂接触区在第一方向（Firstdirection）上从上表面开始，延伸到轻掺杂层中，其中一个或多个深重掺杂接触区与源极区电接触；在一个或多个沟槽中的一个或多个沟槽附近的台面结构中的源极区中，制备一个延长的开口，其中开口中的一部分掺杂本体区从源极区裸露出来；并且在台面结构的延长开口中制备一个有源晶体管单元接触区，其中有源晶体管单元接触区与一个或多个深重掺杂接触区中的一个或多个深重掺杂接触区电接触。

上述的方法，还包括在一个或多个沟槽的底部附近的轻掺杂层中，制备一个或多个掺杂注入屏蔽区，沿第三维度延伸，其中一个或多个掺杂注入屏蔽区为第二导电类型。

上述的方法，制备一个或多个深重掺杂接触区包括制备一个或多个第二导电类型的深注入区，深注入区比一个或多个深重掺杂接触区更深，其中一个或多个深注入区与深注入屏蔽区相交。

上述的方法，制备一个或多个深重掺杂接触区还包括至少穿过源极区刻蚀，形成一个或多个开口，穿过开口的底部，注入第二导电类型的掺杂物，在一个或多个深注入区上方，形成一个或多个重掺杂接触区，其中一个或多个重掺杂接触区为第二导电类型。

上述的方法，还包括至少穿过源极区刻蚀，形成一个或多个开口，通过开口底部注入第二导电类型的掺杂物，从而制备一个或多个重掺杂接触区，用电介质材料填充开口。

上述的方法，在源极区中制备延长的开口还包括，穿过源极区刻蚀一个延长的开口贯穿所述的一个或多个开口，其宽度比电介质材料填充的所述的一个或多个开口更窄。

上述的方法，还包括在栅极电极和轻掺杂层之间的一个或多个沟槽的底部中，制备厚底部绝缘物。

上述的方法，还包括在一个或多个栅极电极中相应的一个或多个栅极电极附近的一个或多个沟槽中的一个或多个沟槽中，制备一个或多个屏蔽电极，并且将一个或多个屏蔽电极电耦合到源极区。

在一些实施方式中，本发明还提供一种用于制备半导体功率器件的方法，包括：在第一导电类型的重掺杂层上方，第一导电类型的轻掺杂层中，制备一个或多个沟槽；在一个或多个沟槽中，制备一个或多个电绝缘栅极电极，回刻栅极电极的顶面，回刻到轻掺杂层上表面下方的水平，其中一个或多个沟槽中的每个沟槽的深度都在第一维度上延伸，宽度在第二维度上延伸，长度在第三维度上延伸，其中第一维度垂直于重掺杂层的平面，其中第二和第三维度平行于重掺杂层的平面；将轻掺杂层回刻到栅极电极顶面下方的水平；在轻掺杂层上表面附近的一个或多个沟槽周围，制备一个掺杂本体区，其中本体区为第二导电类型，第二导电类型与第一导电类型相反；在一个或多个沟槽附近沿第三维度的一个或多个位置上，制备一个或多个深重掺杂接触区，其中一个或多个深重掺杂接触区在第一维度上从所述的上表面开始，延伸到轻掺杂层中；并且在一个或多个沟槽中的一个或多个沟槽附近的台面结构中，制备一个肖特基接触区，其中一个或多个深重掺杂接触区与肖特基接触区电接触。

上述的方法，还包括在一个或多个沟槽底部附近的轻掺杂层中，制备一个或多个掺杂注入屏蔽区，沿第三维度延伸，其中所述的一个或多个掺杂注入屏蔽区为第二导电类型。

上述方法，制备一个或多个深重掺杂接触区包括，制备一个或多个第二导电类型的深注入区，深注入区比重掺杂接触区更深，其中一个或多个深注入区与掺杂注入屏蔽区相交。

上述的方法，制备一个或多个深重掺杂区包括，在一个或多个沟槽中的两个邻近沟槽之间，制备一个或多个深重掺杂接触区。

上述方法，还包括沉积导电材料，填充两个邻近沟槽之间的肖特基接触区上方的空间。

上述的方法，还包括在栅极电极和轻掺杂层之间的一个或多个沟槽底部，制备厚底部绝缘物。

上述的方法，制备肖特基接触区包括，在本体区上方制备肖特基轻掺杂区，在肖特基轻掺杂区上方制备肖特基金属层，其中肖特基轻掺杂区夹在肖特基金属层和本体区之间，其中肖特基轻掺杂区为第二导电类型，但掺杂浓度低于本体区。

上述的方法，还包括在一个或多个栅极电极中相应的一个或多个栅极电极附近的一个或多个沟槽中的一个或多个沟槽中，制备一个或多个屏蔽电极，并且将一个或多个屏蔽电极电耦合到源极区。

附图说明

阅读以下详细说明并参照附图之后，本发明的其他特点和优势将显而易见：

图1A表示依据本发明的第一实施例，带有三维深P+接触区和深P注入的纳米MOSFET的三维视图。

图1B表示图1A所示的纳米MOSFET沿图1A中X-X’线的剖面图。

图1C表示图1A所示的纳米MOSFET沿图1A中A-A’线的剖面图。

图2A-2P表示沿图1A中B-B’线的一系列剖面图，用于说明制备带有图1A所示类型的三维深P+接触区的纳米MOSFET的方法。

图3A表示依据本发明的第二实施例，带有三维深P+接触区和厚底部氧化物（TBO）的纳米MOSFET的三维视图。

图3B表示依据本发明的第二实施例，带有三维深P+接触区和厚底部氧化物（TBO）的纳米MOSFET的三维视图。

图4A-4N表示依据本发明的第三实施例，带有三维深P+接触区和深P植入的肖特基-源极纳米MOSFET的制备方法的一系列剖面图。

图5表示依据本发明的第四实施例，带有三维深P+接触区和厚底部氧化物（TBO）的肖特基-源极纳米MOSFET的制备方法的一系列剖面图。

图6表示掩膜和工艺流程与图2A-2P或图4A-4N所示的有源区相同的端接区的剖面图。

图7表示依据本发明的第五实施例，带有三维深P+接触区、刻蚀的源极区以及厚底部氧化物（TBO）的纳米MOSFET的三维图。

图8A-8J表示带有三维深P+接触区、刻蚀的源极区以及图7所示类型的厚底部氧化物（TBO）的纳米MOSFET的制备方法的一系列剖面图。

图9表示依据本发明的第六实施例，带有三维深P+接触区和刻蚀源极区的SGTMOSFET的剖面图。

具体实施方式

以下详细说明并参照附图，用于解释说明本发明的典型实施例。在这种情况下，参照图中所示的方向，使用方向术语，例如“顶部”、“底部”、“正面”、“背面”、“前面”、“后面”等。由于本发明的实施例可以置于不同的方向上，因此所述的方向术语用于解释说明，并不作为局限。应明确也可以使用其他实施例，结构或逻辑上的调整不能偏离本发明的范围。因此，以下详细说明并不作为局限，本发明的范围应由所附的权利要求书限定。

通过在栅极沟槽底部配置的深P注入物以及三维深P+接触区，本发明的实施例解决了上述问题。三维深P+接触区有利于承受高击穿电压，同时获得低栅漏电容C_gd或反向转移电容C_rss。三维深P+区构成一个电压箝位二极管，其雪崩击穿低于MOSFET晶体管单元的寄生三极管双极型晶体管。这些深P+区构成“箝位二极管”，重复一定的周期，以阻止MOSFET的寄生三极管双极型晶体管进入雪崩BV，避免在实际的装置中造成对器件的损坏。图1A表示依据本发明的第一实施例，带有三维深P+接触区和深P注入物的纳米MOSFET的三维图。器件100通常形成在第一类型（例如N-型）掺杂物的半导体衬底104上，其底部102用第一类型重掺杂，作为漏极。本体区114掺杂与第一类型相反的第二类型，例如P-型，本体区114形成在衬底104的表面附近。多个栅极沟槽106并排形成在衬底中，穿过本体区114。为了简便，图1A仅仅表示出了两个栅极沟槽，构成它们之间的半导体台面结构。沟槽106内衬绝缘材料110，例如氧化物，导电材料的栅极电极116形成在每个沟槽内部。源极区沿着与沟槽长度平行的方向，沉积在半导体台面结构的顶部，源极区包括一个重掺杂区126，形成在衬底表面上或表面附近的本体区114中，并且沿栅极沟槽的侧壁，延续形成在轻掺杂源极区124的上方，以确保源极区延伸到栅极电极以下，以便MOSFET器件的适当操作，这将在下文中详细介绍，以及顶面重掺杂区126’延伸在沟槽侧壁之间，要比重掺杂区126浅得多。轻掺杂源极区124在水平方向上从沟槽侧壁延伸到离开沟槽侧壁的一个位置，比沉积在轻掺杂源极区124上方的重掺杂源极区126延伸得更远。源极区掺杂类型与本体区114相反，但是重掺杂源极区126和126’比漏极区的掺杂浓度更大。本体接触区120，在顶面重掺杂区126’下方的源极区126之间延伸设置，并且在它们之间构成结。作为示例，可以通过P+植入物形成本体接触区120，比本体区114的掺杂浓度更大。在一个实施例中，本体接触区120在水平上延伸的距离比两个相邻的轻掺杂源极区124之间的距离更远，轻掺杂源极区124沉积在半导体台面结构中的本体接触区120的底部以下。在一个实施例中，重掺杂源极区126从半导体台面结构的顶面开始，沿栅极沟槽的侧壁，向下延伸到比本体接触区120的底部更深的地方，并且连接到轻掺杂源极区124上。源极区使台面结构顶面上以及沿沟槽侧壁的本体接触区120密封起来。

对于N-型衬底来说，在每个栅极沟槽106的底部，形成一个很深的P屏蔽注入区112，以屏蔽栅极电极116。屏蔽注入区112延伸的宽度比栅极沟槽底部附近的栅极沟槽还宽，顶部边缘与本体区114的底部分隔开。通过沟槽106中的绝缘材料110，栅极电极与半导体衬底104电绝缘。通过另一绝缘材料，使栅极电极与源极金属（图中没有表示出）电绝缘。栅极电极116的顶面可以在衬底104的上表面的水平之下凹陷。但是，栅极电极116的顶面无论如何都应延伸到轻掺杂源极区124的底部以上，最好是在重掺杂源极区126的底部以上。

多个从半导体台面结构的顶面开始延伸的开口130，至少穿过源极区126’，进入设置在栅极沟槽旁边的半导体台面结构中。我们希望，多个开口130沿半导体台面结构的长度方向周期性设置，每个开口穿过半导体台面结构的整体宽度延伸。设置在相邻台面结构上的开口最好相互交错。三维深重掺杂接触区134设置在每个开口130中。优选地，三维深重掺杂接触区134可以穿过半导体台面结构的整体宽度，向下延伸到与较轻掺杂的本体区114的底部相同的深度附近，或者稍稍超出本体区114下方，以使器件在这些三维深重掺杂接触区134处击穿。为了简便，图1A仅表示出来一个这样的开口130。开口130还可以填充导电材料（图中没有表示出），以便将三维深重掺杂接触区134电连接到设置在器件上方的源极区和源极金属（图中没有表示出）。器件100还包括一个深P注入区132，在每个开口130处的三维深P+接触区以下，使在本体区114下方延伸的深P注入区132，至少有一部分与深P屏蔽注入区112相交，从而通过三维深重掺杂接触区，将深P屏蔽注入区112电连接到源极。在一个较佳实施例中，深P注入区的底部比栅极沟槽的底部浅。

图1B表示器件100沿线X-X’的剖面图，图1C表示器件100沿线A-A’的剖面图。开口130在三维方向上，首先形成在两个栅极沟槽106之间的台面结构中，穿过台面结构的整体宽度，穿过源极区126’和本体接触层120，延伸深度比本体区114的底部浅。在一个实施例中，开口130的深度延伸到栅极电极的顶面以下。在高能量下，穿过开口130进行P型注入，形成深P植入区132，然后在低能量下，进行高浓度P型注入，以便在深植入区132上方形成P+接触区134，使P+接触区134与深P屏蔽植入区112在沟槽106的底部，通过深P植入区132相连。在一个较佳实施例中，深重掺杂P+接触区134从开口134的底部开始，向下延伸到P本体区114底部下方的外延层104中。在另一个较佳实施例中，深重掺杂P+接触区134的底部比栅极沟槽底部浅。在另一个实施例中，深P注入区132延伸的深度比栅极沟槽的底部深。在另一个实施例中，深P注入区132延伸的深度比很深的P屏蔽注入区112的底部浅。如图1C所示，屏蔽注入区112延伸的宽度比栅极沟槽底部附近的沟槽宽，其位于沟槽一侧的顶部边缘与本体区114的底部分隔开，其位于沟槽另一侧的另一个顶部边缘与很深的P注入区132相交。

在第三维度上，如图1A所示，本发明所述的器件结构包括一个或多个很深的P+接触区，使晶体管单元间距减小了一半，例如减至0.4μm。此外，三维深P+接触区定位击穿，提高器件100的击穿电压性能。位于沟槽栅极106底部的深P屏蔽注入区112，屏蔽了沟槽内的栅极电极，并且通过P+接触区134和深P注入区132，连接到源极电势，从而作为源极屏蔽，降低C_rss。可以配置屏蔽注入区112的掺杂剂量，平衡屏蔽区和衬底区104的周围部分之间的电荷。

图2A-2O表示图1A所示的纳米MOSFET器件的制备工艺的剖面图。如图2A所示，该工艺从在N-型半导体衬底204上制备一个初始绝缘层（例如氧化物208）开始，用N-掺杂物掺杂半导体衬底204的底部202，作为漏极。在氧化物208上制备第一光致抗蚀剂（图中没有表示出），即沟槽掩膜，然后形成氧化物208的图案，以便在氧化物208中形成开口。除去沟槽掩膜，通过氧化物208中的开口，在半导体衬底204中刻蚀栅极沟槽206（包括栅极接触沟槽206-1、虚拟栅极沟槽206-2、有源栅极沟槽206-3以及206-4，它们均在第三维度上互连）。通常制备额外的有源栅极沟槽，使MOSFET晶体管单元呈条纹形状。如图2B所示，在衬底204的裸露部分上，包括栅极沟槽206的侧壁和底部，制备衬里绝缘物209（例如另一种氧化物）。在30keV至200keV的高能时，注入硼等P型掺杂物，以便在沟槽206的底部制备屏蔽注入区212。屏蔽注入区212延伸的宽度比栅极沟槽底部附近的栅极沟槽宽。在硬掩膜208阻止注入过程中，注入到台面结构的顶面中。

然后，如图2C所示，除去氧化层209和硬掩膜208，并在衬底204的裸露部分（包括栅极沟槽206的侧壁和底部）上生长栅极氧化物210。对于低压器件而言，栅极氧化物210的厚度在至范围内。导电材料，例如重掺杂N-型的多晶硅，设置在沟槽206中，构成栅极电极216，然后将栅极电极216回刻到衬底204的顶面下方的预设深度。带角度地注入P-型掺杂物，注入到衬底204的顶部，构成P-型区214，沟槽206中的多晶硅栅极电极216作为P-本体注入的参照。注入P-型掺杂物时，较佳的剂量为5e¹²cm^-2至1e¹⁴cm^-2，能量为30keV至100keV。P本体区214的底部在屏蔽注入区212上方，并且间隔开。

如图2D所示，将沟槽206的裸露侧壁上的栅极氧化物210减薄至几百埃厚218，用于后续注入工艺。在10keV至20keV很低的能量下，零角度下进行P-型注入，例如剂量为5e13cm^-2至5e15cm^-2的BF2，在衬底204的顶面上形成一个P+本体接触层220，如图2E所示。还可选择，在减小栅极氧化物210的顶部厚度之前，注入P+本体接触层220。

如图2F所示，在衬底204上方使用第二光致抗蚀剂222，即N+源极掩膜，以阻止N/N+在下一工艺中注入到栅极和源极金属绝缘物下方的晶体管单元中。如图2F所示，源极掩膜至少覆盖栅极接触沟槽206-1、虚拟栅极沟槽206-2，有源栅极沟槽206-3和206-4是裸露的。理想情况是，源极掩膜222延伸到有源栅极沟槽206-3的边缘上方，虚拟栅极沟槽206-2附近的边缘上，从而部分覆盖虚拟栅极沟槽206-2附近的第一有源栅极沟槽206-3，避免源极注入到第一有源栅极沟槽206-3和虚拟栅极沟槽206-2之间的台面结构中。还可选择，源极掩膜222的边缘从有源栅极沟槽206-3开始凹陷，使源极区沿者有源栅极沟槽206-3的两个侧壁形成。沿虚拟栅极沟槽或栅极接触沟槽，没有源极区形成。

以一定角度，进行N-型注入，制备一个轻掺杂的源极区224，随后以一定角度进行高浓度N-型注入，在轻掺杂源极区224上方，形成自对准的N+源极区226。轻掺杂源极区224比自对准的N+源极区226延伸得更深、更宽，确保源极区与栅极电极216重叠，使器件结构更加易于制备。N-型注入包括20keV至40keV的能量下、5e12cm^-2至5e13cm^-2的剂量下，带角度的注入磷，构成N区224，在30keV至80keV的能量下、5e15cm^-2的剂量下，带角度的注入砷，沿栅极沟槽的侧壁形成重掺杂源极区226以及在P+本体接触层220上方的重掺杂源极层226’。在这种注入工艺中，沟槽206中的多晶硅216也作为参考，用于更好地控制阈值电压（V_T）。因此，除去光致抗蚀剂。轻掺杂源极区224以及重掺杂源极区226的注入角度最好相同。注入轻掺杂源极区224的掺杂物，比重掺杂源极区226的掺杂物渗透得更深、更远，从而形成较宽且较深的区域224，使台面结构中两个相邻的轻掺杂源极区224之间的间距，小于两个相邻的重掺杂源极区226之间的间距。通过反向掺杂P+本体接触层220的上部，形成重掺杂源极层226’，并且重掺杂源极层226’比P+本体接触层220浅。

如图2G所示，沉积电介质层227，例如氧化物，填充多晶硅216上方以及衬底204上方的沟槽的剩余部分中。然后，平整衬底204上方的氧化物227，例如通过刻蚀或CMP，保留一个大约0.2um至0.8um的薄电介质层，在衬底的台面结构上方。还可选择，除去衬底上方的氧化物，在衬底的台面结构上方，沉积一个薄电介质层。

在氧化物227上，形成第三光致抗蚀剂231，即三维P+接触掩膜，接着进行曝光显影，然后通过对氧化物227实施图案化处理，在两个相邻的栅极沟槽206之间的台面结构中的氧化物227中，形成开口，如图2H所示。我们希望，多个开口沿两个相邻的有源栅极沟槽之间的每个半导体台面结构的长度方向周期性排列，每个开口都穿过半导体台面结构的整个宽度，至少穿过源极层226’。设置在周围台面结构上的开口最好相互错开。为了简便，图2H中仅表示出了一个这样的开口。穿过氧化物227中的开口，向下刻蚀衬底到沟槽206中的多晶硅216的顶部水平以下的深度，在第三维度上形成开口230，用于深P+接触区。图2I表示图2H所示结构沿线A-A’的剖面图。

通过剩余衬底的顶部上的开口230，进行P-型注入，包括在100keV至600keV的高能下，2e15cm^-2至5e13cm^-2的剂量下，注入硼，形成深P注入区232，然后在10keV至40keV的低能下，1e15cm^-2至5e15cm^-2的剂量下，注入BF2，在P植入区232上方形成深P+接触区234，P植入区232延伸到本体区下方，将P屏蔽植入区212连接到P+接触区234，如图2J所示。在一个实施例中，P屏蔽植入区212延伸的宽度比栅极沟槽底部附近的沟槽宽，沟槽一侧的顶部边缘与本体区214的底部间隔开，沟槽另一侧的另一个顶部边缘与深P植入区232相交。在一个较佳实施例中，深P屏蔽植入区232的底部比栅极沟槽的底部浅。在另一个较佳实施例中，三维深重掺杂可以穿过半导体台面结构的整个宽度，向下延伸到与次重掺杂本体区214的底部相同深度，或稍稍超出本体区214下方，从而将器件击穿限制在这些三维深重掺杂接触区234处。

除去第三光致抗蚀剂231，并且在P+接触区234上方设置金属236，最好是钨（W），以填充开口230，如图2K所示。通过有源区上的开口，在衬底上方的氧化层227上，形成第四光致抗蚀剂238，即有源区接触掩膜，然后通过开口，刻蚀氧化层227，使有源晶体管单元裸露出来，如图2L所示。除去光致抗蚀剂238，氧化层覆盖虚拟晶体管单元的台面结构。在衬底上方，使用第五光致抗蚀剂240构成栅极接触掩膜，在栅极接触沟槽206-1上方形成开口图案242，用于为端接区（Termination area）中的沟槽206中的栅极电极216形成栅极接触区，如图2M所示。除去光致抗蚀剂240。在衬底上方，沉积一个势垒金属层244，包括钛/氮化钛，然后在势垒金属层244上方，沉积一个金属层246，例如铝或铝硅铜金属，如图2N所示。

如图2O所示，在金属246上方，使用带有开口248的第六光致抗蚀剂247，即金属掩膜，用于分离栅极金属与源极金属。刻蚀金属246，除去氧化层上方覆盖虚拟晶体管单元区的那部分金属层，使源极金属252从栅极金属250上分离下来。作为示例，如图2P所示，虽然在源极金属252与栅极金属250之间的缝隙下方，仅仅包括一个虚拟栅极沟槽，但是在栅极接触沟槽206-1和有源栅极沟槽206-3之间，可以形成附加虚拟栅极沟槽，使多个虚拟晶体管单元位于源极金属252和栅极金属250之间的缝隙下方。用氧化物覆盖虚拟晶体管单元，阻止金属连接到虚拟晶体管单元的台面结构。此外，为了制备接触垫，可以在衬底上方沉积钝化层，并使用第七光致抗蚀剂，即钝化掩膜，使垫区裸露出来。

图1A所示类型的带有三维深P+接触区的纳米MOSFET，也可以用于带有厚底部氧化物（Thick bottom oxide，TBO）的纳米MOSFET。图3A表示依据本发明的第二实施例，带有TBO300的三维深P+接触区的纳米MOSFET的三维示意图。器件300中除了厚底部氧化物（TBO）312形成在内部以及每个沟槽106底部、栅极电极116下方，用于屏蔽栅极电极116，因此屏蔽栅极沟槽下方的屏蔽注入物就不是必须的。

由于必须连接到深P注入区112，因此，三维深P+接触区134下方的深P注入区132是可选的。

图3B表示制备源极和栅极金属后，器件300的剖面示意图。图3B中所示的器件300的结构中，除了沟槽206底部的深P注入区212被厚底部氧化物312所代替，用于屏蔽沟槽206中的栅极电极216之外，其他都与图2P中所示的器件结构类似。因此，忽略穿过图2B中的沟槽底部，注入P-型掺杂物的话，制备器件300的工艺与与图2A-2P所示工艺类似。

带有图1A和图3A所示类型的三维深P+接触区的纳米MOSFET，也可以用于具有屏蔽栅沟槽（SGT）MOSFET结构的器件，其中屏蔽电极形成在沟槽中的栅极电极下方，如图9所示的栅极结构。

用肖特基接触区代替N+源极区，可以进一步加强纳米MOSFET技术。图4A-4N表示依据本发明的第三实施例，带有三维深P+接触区和用于屏蔽栅极电极的深P注入物的肖特基-源极纳米MOSFET的制备工艺的剖面示意图。

由图4A可见，首先在N-型半导体衬底204上制备一个绝缘物（例如氧化物208）初始层，用N-型掺杂物重掺杂N-型半导体衬底204的下部202，作为漏极。在氧化物208上，形成第一光致抗蚀剂（图中没有表示出），即沟槽掩膜，然后形成氧化物208的图案，以便在氧化物208中形成开口。除去沟槽掩膜，通过氧化物208中的开口，在半导体衬底204中，刻蚀栅极沟槽206（包括接触栅极沟槽206-1、虚拟栅极沟槽206-2、有源栅极沟槽206-3和206-4）。通常制备额外的有源栅极沟槽，使MOSFET晶体管单元呈条纹形状。如图4B所示，在衬底204的裸露部分（包括栅极沟槽206的侧壁和底部）上，可以制备衬里绝缘物209（例如另一种氧化物）。在30keV至200keV的高能下、注入P型掺杂物（例如硼），在沟槽206的底部形成屏蔽区212。屏蔽注入区212延伸的宽度比栅极沟槽底部周围的栅极沟槽更宽。

如图4C所示，除去氧化层209，并在衬底204的裸露部分（包括栅极沟槽206的侧壁和底部）上生长栅极氧化物210。对于低压器件而言，栅极氧化物210的厚度在至之间。导电材料，例如重掺杂N-型的多晶硅，沉积在沟槽206中，形成栅极电极216，然后将栅极电极216回刻到衬底204的顶面以下的预设深度处。沉积电介质材料402，例如二氧化硅或氮化硅，填充沟槽206的剩余部分，从而通过刻蚀或CMP，除去衬底上台面结构区表面的电介质材料，如图4D所示。

回刻两个相邻的沟槽206之间的台面结构区域处的硅，回刻到低于多晶硅栅极216顶面以下的深度，如图4E所示。在刻蚀后的硅衬底上方，生长至左右的薄氧化层404，然后进行P-型注入，制备P-本体层414，如图4F所示。P本体区414的底部在屏蔽注入区212上方，并且与之分离。在氧化物404上，制备第二光致抗蚀剂410，即三维P+接触掩膜，开口411位于两个相邻的栅极沟槽206之间的台面结构处，如图4G所示。我们希望，多个开口411沿两个相邻的栅极沟槽（包括虚拟栅极沟槽和栅极接触沟槽）之间的每个半导体台面结构的长度方向周期性设置，每个开口穿过半导体台面结构的整体宽度延伸。设置在相邻台面结构上的开口最好相互交错。为了简便，图4G仅表示出来在虚拟栅极沟槽和栅极接触沟槽之间的一个这样的开口。通过剩余衬底顶部的开口411，进行P-型注入，包括注入硼，制备深P注入区406，然后注入剂量约为5e14cm^-2至5e15cm^-2的硼或BF₂，在P注入区406上方，制备深P+接触区408，P注入区406延伸到本体区以下，将P屏蔽区212连接到P+接触区408，如图4G所示。在一个实施例中，屏蔽注入区212延伸的宽度比栅极沟槽底部附近的栅极沟槽宽，沟槽一侧的上边缘与本体区414的底部分隔开，沟槽另一侧的另一个上边缘与深P注入区406相交。在另一个实施例中，三维深重掺杂接触区408穿过半导体台面结构的整体宽度，向下延伸到与次重掺杂本体区414相同的深度处，或稍稍超出本体区414以下，从而将器件击穿限制在这些三维深重掺杂接触区408处。在另一个较佳实施例中，深P注入区406的底部比栅极沟槽的底部浅。除去光致抗蚀剂410，在P-本体层414的顶部，进行N-型掺杂物（例如磷或砷）的全面注入，以便在除深P+接触区408之外的区域中，形成轻掺杂P层420，如图4H所示，用于在后续工艺中制备肖特基接触区。由于N-型掺杂物的全面注入的剂量相对较低，因此并不会影响P+接触区408。

然后，除去薄氧化物404，沉积肖特基金属，如图4I所示，包括沉积肖特基金属422（首选钛-硅化物），对台面结构表面上选择性地形成的肖特基进行温度处理，并除去未反应的金属之后，在轻掺杂P-层420和肖特基金属层422之间形成肖特基接触。肖特基金属层422覆盖整个平整的台面结构表面，形成带有P+接触区408的轻掺杂P-区420的图案，从而在肖特基金属层422和轻掺杂P-区420之间形成肖特基接触，欧姆接触区形成在肖特基金属层422和P+接触区408之间。然后，在整个台面结构上的肖特基金属层422上方，沉积钨（W）等金属424，接着将其平整至其上表面与填充在沟槽206的顶部的氧化物402的表面共面。

在该结构上方，沉积一个电介质层（例如二氧化硅）426，然后在电介质层426上制备第三光致抗蚀剂430，即器件有源区的接触和栅极掩膜，如图4J所示。光致抗蚀剂430包括源极和栅极接触区的开口434和432。因此，通过开口434和432，刻蚀电介质层426和氧化物402，使硅台面结构中的钨424以及沟槽206中的多晶硅栅极216裸露出来，如图4K所示。然后，除去第三光致抗蚀剂430，沉积势垒金属层427以及金属428，如图4L所示。

如图4M所示，在金属428上方，使用带有开口442的第四光致抗蚀剂440，即金属掩膜，除去覆盖着虚拟晶体管单元区的氧化层上方的那部分金属层，以便分离栅极金属和源极金属。刻蚀金属428，将源极金属444与栅极金属446分离开，如图4N所示。作为示例，源极金属444和栅极金属446之间的缝隙下面仅包含一个虚拟栅极沟槽，如图4N所示，然而，可以在栅极接触沟槽206-1和有源栅极沟槽206-3之间形成额外的虚拟栅极沟槽，从而在源极金属444和栅极金属446之间的缝隙下面提供多个虚拟晶体管单元。用氧化物覆盖虚拟晶体管单元，阻止源极金属连接到虚拟晶体管单元的台面结构。如图4N所示，深P+接触区408形成在氧化层426覆盖的虚拟晶体管单元台面结构中。但是在三维方向上，形成在有源晶体管单元台面结构中的深P+接触区408，通过导电层422和424（图中没有表示出），与源极金属电接触。此外，为了制备接触垫，要在衬底上方沉积钝化层，并且利用第五光致抗蚀剂，即钝化掩膜，使衬垫区裸露出来。

在该肖特基-源极纳米MOSFET器件中，肖特基接触区使用较低的P-本体剂量，P-屏蔽防止P-本体穿通，使便携式器件获得低击穿电压（V_T）。此外，轻掺杂P-本体将同步产生较低的基极-发射极电压（V_BE），造成较低的二极管恢复损耗。

图4N所示的肖特基-源极纳米MOSFET结构可以用于带有厚底部氧化物（TBO）的纳米MOSFET。图5表示依据本发明的第四实施例，带有三维深P+接触区和厚底部氧化物512的肖特基-源极纳米MOSFET器件的剖面示意图。图5所示器件除了用厚底部氧化物512代替深P注入区212，用于屏蔽栅极电极216之外，其他都与图4N所示结构类似。因此，制备该器件的工艺与图4A-4N所示的工艺类似，省略通过图4B所示的沟槽206的P-型掺杂的步骤。

另外，图4N所示的肖特基-源极纳米MOSFET结构也可以用于具有纳米SGTMOSFET结构的器件，该纳米SGT MOSFET结构的栅极结构与图9所示结构类似。

图6表示图2P所示类型的纳米MOSFET器件的端接区的剖面图，制备所利用的掩膜及有源区工艺与图2A-2O所示的掩膜及有源区工艺相同。如图6所示，端接区包括多个端接栅极沟槽206”，穿过本体区214”，与衬底204中的栅极沟槽206同时制备，内衬绝缘材料210（例如氧化物），在每个沟槽内部都带有导电材料的绝缘栅极电极216”。与互联的有源栅极沟槽不同，这种端接栅极沟槽206”并不相互连接，而是相互分离。本体接触区P+注入区220”形成在本体区214”的顶部，深P注入区212”形成在每个沟槽206”的底部。每个单独的沟槽栅极216”都为沟槽横向MOSFET提供P+区220”，作为横向MOSFET的源极和漏极。在端接区中，栅极电极216”连接到其相应的源极电极上。提供将栅极电极连接到源极电极，栅极电极216”以串联的方式作为端接区中的一个链。半导体衬底边缘的切割边（Saw street）附近的最后一个单独的沟槽栅极，连接到其相应的漏极电极上，作为通道终点（Channel stop）。屏蔽注入区212”可以与屏蔽注入区212同时制备。然而，在端接区中没有深P+三维接触区234或深P注入区232，因此屏蔽注入区212”是浮动的。图6所示的端接结构也适用于图3A、4N、5所示类型的纳米MOSFET器件，以及带或不带浮动屏蔽注入区212”的其他纳米SGT MOSFET器件。

图7表示依据本发明的第五实施例，带有三维深P+接触区、N+源极区以及厚底部氧化物的纳米MOSFET器件700的三维视图。与器件100或300类似，器件700形成在第一类型掺杂物（例如N-型）的半导体衬底204上，半导体衬底204的底部202用第一类型重掺杂，作为漏极。本体区714掺杂与第一类型相反的第二类型（例如P-型），形成在衬底204的表面附近。源极区720形成在衬底表面或表面附近的本体区714中。源极区720的掺杂与本体区714相反，但其掺杂浓度比漏极区大。

栅极沟槽206穿过本体区，形成在衬底中。沟槽206内衬绝缘材料710（例如氧化物），导电材料的栅极电极716形成在每个沟槽内部。厚底部氧化物712形成在栅极电极716下方的每个沟槽206的内部和底部，用于屏蔽栅极电极716。器件700还包括一个三维深P+接触区，包括P注入区232上方的P+接触区234，在三维方向上，穿过两个栅极沟槽206之间的台面结构中的开口230。在本实施例中，伸长的开口730沿三维方向，穿过两个有源栅极沟槽之间的台面结构中的源极区的中心部分。延长的开口730还穿过开口230。在一个实施例中，延长的开口730穿过源极区720的深度，使台面结构中心处的本体714的顶部暴露出来。在另一个实施例中，在本体区714中刻蚀开口230，刻蚀深度超过延长开口730。填充延长开口730以及开口230的金属（图7中没有表示出），提供有源晶体管单元接触区，以及与深P+接触区的电接触。对于间距小于1um的高密度集成的晶体管单元器件（例如本发明所述的纳米MOSFET）来说，应避免延长开口730底部的P+接触注入，以免干涉到栅极阈值。还可选择用均匀的栅极氧化物沟槽代替厚底部氧化物栅极沟槽，屏蔽注入区包围着栅极沟槽的底部，如图1A所示，深注入通过三维接触区，将屏蔽注入区电连接到源极电极。

图8A-8K表示图7所示的纳米MOSFET器件的制备工艺的剖面图。如图8A所示，该工艺先是在N-型半导体衬底204上制备一个绝缘（例如氧化物208）初始层，用N-掺杂物重掺杂绝缘初始层的底部202，作为漏极。在氧化物208上制备第一光致抗蚀剂（图中没有表示出），即沟槽掩膜，然后形成图案，在氧化物208中形成开口。除去沟槽掩膜，栅极沟槽包括栅极接触沟槽206-1、虚拟栅极沟槽206-2、有源栅极沟槽206-3以及206-4都在三维方向上互连，然后通过氧化物208中的开口，在半导体衬底204中刻蚀栅极沟槽206。如图8B所示，除去氧化物208，随后在衬底204的表面上形成薄氧化物708，包括沟槽206中的开口。在沟槽底部形成厚底部氧化物712，在沟槽侧壁上生长薄栅极氧化物710，对于低压器件来说，薄栅极氧化物710大约至沉积导电材料716，例如重掺杂N-型的多晶硅，填充沟槽206。将多晶硅716和薄氧化物708回刻到衬底204的顶面，重新生长氧化物708。如图8C所示，在两个邻近沟槽206之间的台面结构中的衬底204顶部，进行P-型注入，剂量为5e12cm^-2至1e14cm^-2，能量为30keV至100keV，随后利用驱动工艺，制备P-本体区714。通过高剂量、低能量的N-型注入，制备N+源极区718，穿过邻近的沟槽206之间的空间宽度延伸。

在衬底上方制备第二光致抗蚀剂720，即P+接触掩膜，在两个邻近栅极沟槽206之间所选的台面结构上方的第二光致抗蚀剂720中形成开口722和724，如图8D所示。通过开口722、724，刻蚀薄氧化物708以及N+源极区718。我们希望，N+源极区718刻蚀掉0.1μm至0.2μm的深度。在一个实施例中，开口722和724的宽度比台面结构的宽度窄，保留沿栅极沟槽侧壁剩余的N+区。在另一个实施例中，开口722和724的宽度穿过台面结构的整体宽度。进行高剂量、高能量的深P-型注入（最好是BF2或硼），在可选的P-注入区728上方，制备可选的深P-注入区728以及P+接触区726，如图8E所示。还可选择，光致抗蚀剂720也含有多个开口230，如图7所示，沿两个邻近栅极沟槽之间的半导体台面结构的长度方向周期性排布，栅极沟槽包括虚拟栅极沟槽以及栅极接触沟槽，每个开口都穿过半导体台面结构的整体宽度延伸。刻蚀开口230下面的那部分源极区718，至少向下刻蚀到本体区714，然后进行深P+接触注入234以及可选的深P区注入232。设置在邻近台面结构上的开口最好相互交错。为了简便，图7中仅仅表示出了在两个有源栅极沟槽之间的一个这样的开口。如图8F所示，除去光致抗蚀剂720。沉积电介质层729（例如氧化物），填充刻蚀后的N+源极区，使其平整，包括图中没有表示出来的开口230。在衬底上方使用第三光致抗蚀剂730，即接触掩膜，然后制备，用于形成有源晶体管单元接触区的开口732、用于深P+接触区的开口734以及用于制备双极接触区的开口736。刻蚀氧化物729，然后通过开口732刻蚀N+源极区，通过开口734刻蚀P+区726，并且通过开口736刻蚀多晶硅716到0.1μm至0.2μm的深度，如图8G所示。如图7所示，沿台面结构的长度及中心方向，打开有源晶体管单元接触开口，向下打通深度至少穿过源极层720，使本体区的中心顶部裸露出来。重新进行图8F所示的步骤，用电介质729填充开口230（图中没有表示出）。

如图8H所示，除去光致抗蚀剂730’。在衬底上方制备钛/氮化钛的薄势垒层738，并在整个衬底上方，沉积金属739（例如铝）。开口734的宽度比开口722的宽度窄，使填充开口734的导电层738和739被填充开口722剩余的电介质材料，与虚拟栅极沟槽206-2和有源栅极沟槽206-3之间的台面结构上的源极区分离开。在金属739上方使用第四光致抗蚀剂740，即金属掩膜，开口742用于分离栅极金属和源极金属，如图8I所示。刻蚀金属739，使源极金属744与栅极金属746分离开，如图8J所示。此外，为了制备接触垫，在衬底上方沉积钝化层，并且利用第五光致抗蚀剂，即钝化掩膜，使衬垫区裸露出来。

如图7和图8J所示的带有三维P+接触区结构的纳米MOSFET，可以用于屏蔽栅沟槽（SGT）纳米MOSFET。图9表示带有三维深P+接触区、N+源极区以及厚底部氧化物的SGT纳米MOSFET器件的剖面示意图。SGT纳米MOSFET器件900的结构除了栅极电极902与屏蔽电极904形成在沟槽206中，而不是仅仅栅极电极716形成在沟槽206中之外，其他都与图8J所示的纳米MOSFET器件结构类似。此外，图7或图8J所示的纳米MOSFET器件的厚底部氧化物712可以用P屏蔽区代替，例如图2P所示的P屏蔽区212，在沟槽206的底部，在这种情况下，对于P屏蔽区212到源极金属的电连接来说，深P-注入区728的注入物是指定的。

以上说明使用N-通道MOSFET作为实施例，只要转换每个掺杂区的导电类型，就可以应用于P-通道MOSFET。尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在特定的权利要求前使用“意思是”明确限定，否则所附的权利要求书不应认为是意思加功能的局限。任何没有用“意思是”明确指出限定功能的项目，不应认为是35USC§112，中所述条款的“意思”或“步骤”。