用于高-k金属栅极技术的增强栅极替换工艺

摘要

本公开内容提供一种制造半导体器件的方法。在衬底上方形成高-k介电层。在高-k介电层的一部分上方形成第一保护层。在第一保护层和高-k介电层上方形成第二保护层。在第二保护层上方形成伪栅电极层。图案化伪栅电极层、第二保护层、第一保护层、以及高-k介电层，以形成NMOS栅极和PMOS栅极。NMOS栅极包括第一保护层，并且PMOS栅极没有第一保护层。去除PMOS栅极的伪栅电极层，从而暴露PMOS栅极的第二保护层。PMOS栅极的第二保护层被转换为第三保护层。本发明还提供了用于高-k金属栅极技术的增强栅极替换工艺。

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件 及其制造方法。

背景技术

半导体集成电路(IC)工业经历了快速发展。IC材料和设计方面的技 术进步产生了多个IC时代，其中，每一代都比前一代具有更小和更复杂的 电路。然而，这些进步增加了加工和制造IC的复杂性，并且对于将被实现 的这些进步，需要IC加工和制造的类似发展。在集成电路演进的过程中， 在几何尺寸(即，可以使用制造工艺制造的最小组件(或线))减小的同 时，功能密度(即，每单位芯片面积上的互连器件的数量)通常增加。

为了增强IC的性能，近年来使用金属栅极晶体管。然而，形成金属栅 极晶体管的传统方法可能复杂并且昂贵。例如，NMOS和PMOS栅极可能 要求其本身的形成工艺，这不仅由于增加的复杂性增加了制造成本，而且 还导致潜在工艺缺陷和不均匀性问题。

因此，虽然制造金属栅极晶体管的现有方法通常足够用于实现其期望 目的，但是现有方法不能在所有方面都完全令人满意。

发明内容

本公开内容的一种宽泛形式涉及半导体器件。半导体器件包括：衬底； NMOS栅极，设置在衬底上方，其中，NMOS栅极包括：高-k栅极介电层、 设置在高-k栅极介电层上方的第一保护层、以及设置在第一保护层上方的 第二保护层，并且其中，第一保护层和第二保护层被配置成共同调节NMOS 栅极的功函；以及PMOS栅极，设置在衬底上方，其中，PMOS栅极包括： 高-k栅极介电层、以及设置在高-k栅极介电层上方的第三保护层，并且其 中，第三保护层被配置成调节PMOS栅极的功函。

在一些实施例中，第三保护层是第二保护层的氧化形式。

在一些实施例中，第二保护层包括氮化钛；以及第三保护层包括氮氧 化钛。

在一些实施例中，第一保护层包括氧化镧。

在一些实施例中，高-k栅极介电层的介电常数大于二氧化硅的介电常 数。

在一些实施例中，NMOS栅极和PMOS栅极中的每个都包括金属栅电 极。

在一些实施例中，金属栅电极包括设置在第二保护层和第三保护层上 方的功函金属层。

本公开内容的另一宽泛形式涉及半导体结构。半导体结构包括：nFET 晶体管和pFET晶体管，其中：nFET晶体管包括：高-k栅极介电层；以及 形成在高-k栅极介电层上方的nFET功函层，nFET功函层包括金属氧化物 成分和金属氮化物成分；以及pFET晶体管包括：高-k栅极介电层；以及 在高-k栅极介电层上方形成的pFET功函层，pFET功函层包括金属氮氧化 物成分。

在一些实施例中，金属氧化物成分包含氧化镧。

在一些实施例中，金属氮化物成分包括氮化钛。

在一些实施例中，金属氮氧化物成分包括氮氧化钛。

在一些实施例中，高-k栅极介电层的介电常数大于二氧化硅的介电常 数；以及nFET晶体管和pFET晶体管包括分别形成在nFET功函层和pFET 功函层上方的金属栅电极。

在一些实施例中，nFET和pFET晶体管的金属栅电极包括形成在nFET 功函层和pFET功函层上方的额外功函金属层。

本公开内容的又一宽泛形式涉及制造半导体器件的方法。该方法包括： 在衬底上方形成高-k介电层；在高-k介电层的一部分上方形成第一保护层； 在第一保护层和高-k介电层上方形成第二保护层；在第二保护层上方形成 伪栅电极层；图案化伪栅电极层、第二保护层、第一保护层、以及高-k介 电层，以形成NMOS栅极和PMOS栅极，其中，NMOS栅极包括第一保护 层，并且PMOS栅极没有第一保护层；去除PMOS栅极的伪栅电极层，从 而暴露PMOS栅极的第二保护层；以及将PMOS栅极的第二保护层转换为 第三保护层。

在一些实施例中，第一保护层包括氧化镧。

在一些实施例中，第二保护层包括氮化钛。

在一些实施例中，第三保护层包括氮氧化钛。

在一些实施例中，转换包括对PMOS栅极的第二保护层实施氧处理工 艺。

在一些实施例中，该方法进一步包括，在转换之后：去除NMOS栅极 的伪栅电极层；在NMOS栅极的第二保护层和PMOS栅极的第三保护层上 方形成导电材料；以及对导电材料实施抛光工艺。

在一些实施例中，高-k栅极介电层的介电常数大于二氧化硅的介电常 数；以及伪栅电极层包含多晶硅。

附图说明

当结合附图进行阅读时，通过以下详细描述更好地理解本公开内容的 多个方面。应该强调的是，根据工业中的标准实践，各个部件没有按比例 绘制。事实上，为了论述的清楚起见，各个部件的尺寸可以任意增加或减 小。

图1是示出根据本公开内容的多个方面的制造半导体器件的方法的流 程图；以及

图2至图9示出根据图1的方法的处于各个制造阶段的半导体器件的 横截面图。

具体实施方式

应该理解，以下公开内容提供用于实现多个实施例的不同部件的多个 不同实施例或实例。以下描述组件和布置的特定实例，以简化本公开内容。 当然，这些仅是实例并不旨在限定。例如，在以下说明中，第一部件形成 在第二部件上方或上可以包括第一部件和第二部件直接接触形成的实施 例，并且还可以包括额外的部件可以形成在第一部件和第二部件之间，使 得第一部件和第二部件可以不直接接触的实施例。另外，本公开内容可以 在多个实例中重复参考数字和/或字母。该重复用于简单和清楚的目的，并 且其本身没有指定所论述的多个实施例和/或结构之间的关系。

图1示出用于制造半导体器件的方法20的流程图。图2至图9是在多 个制造阶段期间的半导体器件的示意性部分横截面侧视图。半导体器件可 以包括集成电路(IC)芯片、芯片上系统(SoC)、或其部分，半导体器件 可以包括多种无源微电子器件和有源微电子器件，诸如：电阻器、电容器、 电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金 属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散 MOS(LDMOS)晶体管、大功率MOS晶体管、或其他类型的晶体管。应 该理解，为了更好地理解本公开内容的创造性概念，简化了图2-图9。从 而，应该注意，可以在图1的方法20之前、之间、以及之后提供额外工艺， 并且在此仅简单地描述一些其他工艺。

参考图1，方法20包括框22，其中，在衬底上方形成高-k介电层。方 法20包括框24，其中，在高-k介电层的一部分上方形成第一保护层。在 一些实施例中，第一保护层包括氧化镧。方法20包括框26，其中，在第 一保护层和高-k介电层上方形成第二保护层。在一些实施例中，第二保护 层包括氮化钛。方法20包括框28，其中，在第二保护层上方形成伪栅电 极层。在一些实施例中，伪栅电极层包括多晶硅。方法20包括框30，其 中，图案化伪栅电极层、第二保护层、第一保护层、以及高-k介电层以形 成NMOS栅极和PMOS栅极。NMOS栅极包括第一保护层，并且PMOS 栅极没有第一保护层。方法20包括框32，其中，去除PMOS栅极的伪栅 电极层，从而暴露PMOS栅极的第二保护层。方法20包括框34，其中， PMOS栅极的第二保护层被转换为第三保护层。在一些实施例中，转换包 括氧处理，并且第三保护层包括氮氧化钛。

参考图2，根据图1的方法20制造半导体器件35。半导体器件35具 有衬底40。衬底40是掺杂有诸如硼的P-型掺杂剂的硅衬底(例如，P-型 衬底)。可选地，衬底40可以是另一种合适的半导体材料。例如，衬底 40可以是掺杂有诸如磷或砷的N-型掺杂剂的硅衬底(N-型衬底)。可选地， 衬底40可以由以下材料制成：一些其他合适元素半导体，诸如，金刚石或 锗；合适的化合物半导体，诸如，碳化硅、砷化铟、或磷化铟；或合适的 合金半导体，诸如，碳化硅锗、磷砷化镓、或磷化镓铟。而且，衬底40可 以包括外延层(epi层)，可以产生应变以提高性能，并且可以包括绝缘体 上硅(SOI)结构。

返回参考图2，在衬底40中形成浅沟槽隔离(STI)部件45。通过在 衬底45中蚀刻凹槽(或沟槽)并且凹槽填充有介电材料来形成STI部件 45。在本实施例中，STI部件45的介电材料包括氧化硅。在可选实施例中， STI部件45的介电材料可以包括：氮化硅、氮氧化硅、掺氟硅化物(FSG)、 和/或本领域中已知的低-k介电材料。在其他实施例中，可以代替或与STI 部件45结合形成深沟槽隔离(DTI)部件。

此后，在衬底40上方可选地形成界面层50。界面层50通过原子层沉 积(ALD)工艺形成并且包括氧化硅(SiO₂)。

然后，在界面层50上方形成栅极介电层60。栅极介电层60通过ALD 工艺形成。栅极介电层60包括高-k介电材料。高-k介电材料是介电常数大 于SiO₂的介电常数的材料，该高k介电材料的介电常数约为4。在实施例 中，栅极介电层60包括氧化铪(HfO₂)，该栅极介电层的介电常数在约 18至约40的范围内。在可选实施例中，栅极介电层60可以包括：ZrO₂、 Y₂O₃、La₂O₅、Gd₂O₅、TiO₂、Ta₂O₅、HfErO、HfLaO、HfYO、HfGdO、HfAlO、 HfZrO、HfTiO、HfTaO、以及SrTiO中的一种。

在栅极介电层60的一部分上方形成保护层70。保护层70的形成包括 一次或多次沉积和图案化工艺。在一些实施例中，保护层70包括氧化镧材 料(LaO_x，其中，x是整数)。在预定形成NMOS晶体管的衬底40的区域 上方形成保护层70。保护层的LaO_x材料帮助调节NMOS晶体管的栅极功 函。用于保护层70的合适材料可以是稀土氧化物，诸如，LaOx、GdOx、 DyOx、或ErOx。保护层70具有厚度80。在一些实施例中，厚度80在约 5埃至约20埃的范围内。

在保护层70和栅极介电层60上方形成保护层90。在一些实施例中， 保护层90包括氮化钛(TiN)材料。形成在保护层70上方的保护层90的 该部分和保护层70共同用于调节NMOS晶体管的栅极功函。保护层90还 用作随后工艺的蚀刻停止层。另外，保护层90可以防止不期望的金属扩散。 保护层90具有厚度100。在一些实施例中，厚度100在约10埃到约50埃 的范围内。

参考图3，形成栅极结构120A-120B。在衬底40的NMOS区上方形成 栅极结构120A，并且在衬底40的PMOS区上方形成栅极结构120B。从而， 栅极结构120A是NMOS栅极，并且栅极结构120B是PMOS栅极。栅极 结构120A-120B分别包括：栅电极130A和130B、硬掩模140A和140B、 以及隔离件150A和150B。栅极结构120A-120B的形成可以包括沉积栅电 极层130，并且此后通过图案化的硬掩模140A和140B图案化栅电极层130 及其下面的层。

栅电极130A-130B是伪栅电极。在一些实施例中，栅电极130A-130B 包括多晶硅材料。硬掩模140A-140B包括介电材料，诸如氧化硅或氮化硅。 栅极隔离件150A-150B包括介电材料。在一些实施例中，栅极隔离件 150A-150B包括氮化硅。在可选实施例中，栅极隔离件150A-150B可以包 括：氧化硅、碳化硅、氮氧化硅、或其组合。

此后，在衬底40的NMOS和PMOS部分中分别形成重掺杂的源极区 和漏极区200A和200B(还称为S/D区)。可以通过本领域中已知的离子 注入工艺或扩散工艺形成S/D区200A-200B。可以使用诸如磷或砷的N-型 掺杂剂形成NMOS S/D区200A，并且可以使用诸如硼的P-型掺杂剂形成 PMOS S/D区200B。如图3所示，S/D区200A-200B分别与栅极隔离件 150A-150B的外部边界对准。由于不要求光刻工艺来限定S/D区200A-200B 的面积或边界，所以可以说是以“自对准”的方式形成S/D区200A-200B。 对半导体器件35实施一次或多次退火工艺，以激活S/D区200A-200B。还 应该理解，在一些实施例中，在形成栅极隔离件之前，在衬底的NMOS和 PMOS区中形成轻掺杂的源极/漏极(LDD)区。为了简单，这里没有具体 示出LDD区。

现在参考图4，在衬底40和栅极结构120上方形成层间(inter-layer或 inter-level)介电(ILD)层220。ILD层220可以通过化学汽相沉积(CVD)、 高密度等离子体CVD、旋涂、溅射、或其他合适方法来形成。在实施例中， ILD层220包括氧化硅。在其他实施例中，ILD层220可以包括氮氧化硅、 氮化硅、或低-k材料。

参考图5A，对ILD层220实施化学机械抛光(CMP)工艺230，以暴 露栅极结构120A-120B的伪栅电极的顶面。通过CMP工艺230去除硬掩 模140A-140B。在CMP工艺230之后，栅极结构120A-120B的顶面与栅 极结构120A-120B的一侧上方的ILD层220的顶面基本共面。

为了提供更清楚和详细的制造工艺，图5B示出在不同方向上截取的半 导体器件35的示意性部分横截面侧视图，并且图5C示出半导体器件35 的示意性部分俯视图。特别地，沿着图5C的俯视图的虚线A-A′截取图5A 的横截面图，并且沿着图5C的俯视图的虚线B-B′截取图5B的横截面图。 如图5A和图5C中所示，栅电极130A和130B分别是NMOS栅电极和PMOS 栅电极，其中，NMOS栅电极和PMOS栅电极相互隔离开。如图5B和图 5C中所示，栅电极130A和130C分别是NMOS栅电极和PMOS栅电极， 其中，NMOS栅电极和PMOS栅电极相互毗邻或邻接。

图6A-图9A和图6B-图9B也是对应于随后制造阶段的不同横截面侧 视图(类似于图5A-图5B的横截面侧视图)。然而，为了简单的原因，没 有示出这些制造阶段的俯视图。现在参考图6A-图6B，在NMOS晶体管上 方形成图案化的光刻胶掩模250，使得暴露PMOS晶体管。图案化的光刻 胶掩模250的形成可能涉及一次或多次旋涂、曝光、显影、烘焙、以及清 洗工艺(没有必要按该顺序)。此后，实施干蚀刻工艺260，以去除PMOS 伪栅电极130B和130C，从而形成开口或沟槽270和271。保护层90B-90C 用作蚀刻工艺260的蚀刻停止层，使得当到达保护层90B-90C时停止蚀刻， 并且在干蚀刻工艺260期间保护(即，不蚀刻)保护层90B-90C下面的层。 随后使用剥离或灰化工艺去除光刻胶掩模250。

参考图7A-图7B，对保护层90B(在PMOS晶体管中)实施处理工艺 280，从而将保护层90B-90C(如图6A-图6B中所示)转换为功函层290。 在一些实施例中，处理工艺280包括氧处理工艺。从而，在保护层90B-90C 包含TiN的实施例中，处理工艺280将保护层90B的TiN转换为功函层290 的TiON。由于TiON是P-型金属，所以功函层290可用于调节PMOS晶体 管的栅极功函，从而实现理想阈值电压。功函层290还用作随后工艺的蚀 刻停止层。使用包括O₂、O₃或H₂O的源气体，在约200W至1000W的源 功率，以及约2毫托至约5毫托的压力下实施该氧处理工艺280。

参考图8A-图8B，实施湿蚀刻工艺300，以去除NMOS晶体管的伪栅 电极130A。伪栅电极130A的去除将开口271转换为比之前更大的开口 271A。换句话说，现在开口271A横跨NMOS晶体管和PMOS晶体管。保 护层90A和功函层290在湿蚀刻工艺300中用作蚀刻停止层。换句话说， 保护层90A的TiN材料和功函层290的TiON材料中的每个都具有对在湿 蚀刻工艺300中被去除的伪栅电极130A的多晶硅材料的高蚀刻选择性。在 一些实施例中，湿蚀刻工艺300使用氢氧化四甲基铵(TMAH)作为蚀刻 剂。掩模不必须用于湿蚀刻工艺300。

在制造的该阶段，已经形成用于NMOS晶体管和PMOS晶体管的功函 层。对于NMOS晶体管，保护层90A和保护层70A共同用作功函金属层， 以调节NMOS晶体管的功函，使得可以实现NMOS晶体管的理想阈值电压。 对于PMOS晶体管，功函层290调节PMOS晶体管的功函，使得可以实现 PMOS晶体管的理想阈值电压。

现在参考图9A-图9B，通过导电材料310填充沟槽271A和270中的 每个。导电材料310可以通过本领域中已知的一种或多种沉积工艺形成， 例如，CVD、PVD、ALD、或其结合。导电材料310可以包括势垒层和填 充金属层。势垒层被配置成阻挡或减小在其下的层(例如，功函金属层) 和其上的层(例如，填充金属层)之间的扩散。在一些实施例中，势垒层 包括TiN或TaN。填充金属层被配置成分别用作NMOS栅电极和PMOS 栅电极的主要导电部分。在一些实施例中，填充金属层包含铝(Al)。可 选地，填充金属层可以包含其他导电材料，诸如，钨(W)、铜(Cu)、 或其组合。在其他实施例中，可以在势垒层和填充金属层之间形成浸润层 (wetting layer)(例如，包含Ti)。为了简单起见，在此不特别说明势垒 层、浸润层、以及填充金属层。

应该理解，NMOS和PMOS晶体管的功函分别被配置为基于保护层 90A-70A和290的初始值。这些保护层的厚度可以指示功函值。然而，在 期望进一步调节功函值的实施例中，可以在沉积导电材料310之前，在保 护层90A和290上方形成额外功函金属层。额外功函金属层可以是N-型功 函金属，例如，该额外功函金属层可以包含：TiAl、TiAlN、TaC、TaCN、 或TaSiN。额外功函金属层可以是P-型功函金属，例如，额外功函金属层 可以包含：TiN、W、WN、或WAl。

如果形成N-型额外功函金属层，则最终结果是NMOS晶体管更偏向于 N-型，并且PMOS晶体管不太偏向于P-型(因为N-型额外功函金属层“取 消了”保护层290的P-型性质)。相反地，如果形成P-型额外功函金属层， 则最终结果是PMOS晶体管更偏向于P-型，并且NMOS晶体管不太偏向于 N-型(因为P-型额外功函金属层“取消了”保护层90A和70A的N-型性 质)。以此方式，可以进一步调节NMOS和PMOS晶体管的功函值。

然后，实施抛光工艺320，以平坦化导电材料310的暴露表面。实施 抛光工艺320，直到导电材料310的暴露表面与ILD层220的暴露表面基 本共面为止。在一些实施例中，抛光工艺320包括CMP工艺。由于NMOS 和PMOS晶体管“共享”相同填充金属层，所以单个CMP工艺足以平坦 化填充金属层的表面。

应该理解，可以实施额外工艺，以完成半导体器件35的制造。例如， 这些额外工艺可以包括：沉积钝化层、形成接触件、以及形成互连结构(例 如，线和通孔、金属层、以及层间介电层，提供与包括所形成的金属栅极 的器件的电互连)。为了简单起见，在此不描述这些额外工艺。还应该理 解，可以根据设计需要和制造要求结合上述多个实施例的一些制造工艺。

基于以上论述，可以看出，本公开内容提供优于传统方法的优点。然 而，应该理解，其他实施例可以提供额外优点，并且不是所有优点都必须 在此公开，并且不是所有实施例都要具备特定优点。

一个优点在于，可以省去额外干蚀刻工艺(即，不再需要)。在传统 栅极替换制造工艺中，分别去除NMOS伪栅电极和PMOS伪栅电极。换句 话说，使用一次干蚀刻工艺以去除PMOS晶体管的伪栅电极，并且使用不 同的干蚀刻工艺去除NMOS晶体管的伪栅电极。每次干蚀刻工艺都可能涉 及多个工艺步骤，并且可以需要使用昂贵制造工具。因此，如果可能，期 望减小或消除干蚀刻工艺的使用。根据本公开内容的实施例，仅使用一次 干蚀刻工艺(以去除PMOS晶体管的伪栅电极)。使用湿蚀刻工艺以去除 NMOS晶体管的伪栅电极，然而，该步骤在现有方法中要求干蚀刻工艺。 湿蚀刻工艺比干蚀刻工艺更简单并且更便宜，从而与传统制造方法相比， 本公开内容允许制造更简单和更便宜。

另一个优点在于，本公开内容的实施例要求单次抛光工艺(而不是如 在传统制造工艺中的两次独立抛光工艺)以平坦化金属栅电极表面。如上 所述，现有金属栅极制造方法分别形成金属栅极。更详细地，在去除PMOS 伪栅电极之后，实施多次沉积工艺，以形成PMOS功函金属组件和填充金 属组件作为PMOS金属栅电极(代替PMOS伪栅电极)。然后，实施诸如 CMP工艺的抛光工艺以平坦化PMOS金属栅电极表面。当该抛光工艺完成 时，实施类似过程，以形成NMOS金属栅电极代替NMOS伪栅电极，并且 然后实施另一次抛光工艺，以平坦化NMOS金属栅电极表面。从而，现有 金属栅极制造方法需要两次独立抛光工艺：一次是抛光PMOS金属栅极， 并且另一次是抛光NMOS金属栅极。

相比较，根据本公开内容的实施例，在同一工艺中形成用于PMOS和 NMOS晶体管的金属栅电极(填充金属部分)。实施单次抛光工艺，以平 坦化NMOS和PMOS金属栅电极的表面。因此，可以消除额外抛光工艺， 进一步减少制造成本并且缩短工艺时间。而且，由于NMOS和PMOS晶体 管“共享”金属栅电极的相同部分(而不是功函金属层)并且“共享”同 一抛光工艺，所以增加了工艺均匀性。例如，PMOS和NMOS晶体管之间 的栅极高度差异(由于不同抛光工艺)会大幅减小或消除。

以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解 以下详细说明。本领域技术人员将想到，他们可以容易地使用本公开内容 作为基础来设计或修改用于实现与在此介绍的实施例的相同的目的和/或 实现与其相同的优点的其他工艺和结构。本领域技术人员还应该认识到， 这样的等效结构不脱离本公开内容的主旨和范围，并且他们可以在不脱离 本公开内容的主旨和范围的情况下，在其中进行多种改变、替换和更改。