一种超结垂直氮化镓基异质结场效应晶体管

摘要

本发明提供了一种超结垂直氮化镓基异质结场效应晶体管，从下至上依次主要由漏极，n+-GaN衬底，GaN沟道层，AlGaN势垒层，以及AlGaN势垒层上的源极和栅极组成，源极与漏极均为欧姆接触，栅极为肖特基接触，其还包括由p-GaN缓冲层和n-GaN缓冲层竖向排列形成的超结缓冲层，所述的超结缓冲层位于n+-GaN衬底与GaN沟道层之间。本发明中，由p-GaN缓冲层和n-GaN缓冲层形成的超结结构可以在器件击穿时完全耗尽，器件整个缓冲层都可以承受耐压，从而大幅提升器件击穿电压。

说明书

技术领域

本发明涉及半导体器件领域，具体是指一种超结垂直氮化镓基异质结场效应晶体管。

技术背景

氮化镓基异质结场效应晶体管(Heterojunction Fiele-Effect Transistor，HFET)不但具有禁带宽度大、临界击穿电场高、电子饱和速度高、导热性能好、抗辐射和良好的化学稳定性等优异特性，同时氮化镓(GaN)材料可以与铝镓氮(AlGaN)等材料形成具有高浓度和高迁移率的二维电子气异质结沟道，因此特别适用于高压、大功率和高温应用，是电力电子应用最具潜力的晶体管之一。

现有的高耐压GaN HFET结构主要为横向器件，器件基本结构如图1所示。器件主要包括衬底，氮化镓(GaN)缓冲层，铝镓氮(AlGaN)势垒层以及铝镓氮(AlGaN)势垒层上形成的源极、漏极和栅极，其中源极和漏极与铝镓氮(AlGaN)势垒层形成欧姆接触，栅极与铝镓氮(AlGaN)势垒层形成肖特基接触。但是对于横向GaN HFET而言，在截止状态下，从源极注入的电子可以经过GaN缓冲层到达漏极，形成漏电通道，过大的缓冲层泄漏电流会导致器件提前击穿，无法充分发挥GaN材料的高耐压优势，从而限制GaN HFET在高压方面的应用。同时横向GaN HFET器件主要依靠栅极与漏极之间的有源区来承受耐压，要获得大的击穿电压，需设计很大的栅极与漏极间距，从而会增大芯片面积，不利于现代电力电子系统便携化、小型化的发展趋势。

与横向GaN HFET相比，垂直GaN HFET(Vertical Heterojunction Fiele-EffectTransistor，VHFET)结构可以有效地解决以上问题。现有技术GaN VHFET结构如图2所示，器件主要包括漏极、n⁺-GaN衬底、n-GaN缓冲层、P-GaN阻挡层、GaN沟道层、AlGaN势垒层和势垒层上形成的栅极和源极，其中漏极与n⁺-GaN衬底形成欧姆接触，源极与AlGaN势垒层形成欧姆接触，栅极与AlGaN势垒层形成肖特基接触。与横向GaN HFET相比，GaN VHFET存在以下优势：器件主要通过栅极与漏极之间的纵向间距，即n-GaN缓冲层来承受耐压，器件横向尺寸可以设计的非常小，有效节省芯片面积；同时p-GaN阻挡层与n-GaN缓冲层之间形成的p-n结可以有效阻挡从源极注入的电子，从而抑制器件缓冲层泄漏电流。除此之外，GaN VHFET结构还具有便于封装、低沟道温度等多方面优点。

对于GaN VHFET结构而言，器件主要依靠p-GaN阻挡层与n-GaN缓冲层之间形成的p-n结来承受耐压，器件击穿与n-GaN缓冲层掺杂浓度成反比关系，欲提升器件击穿电压，就必须降低n-GaN缓冲层内掺杂浓度，但是过低的n-GaN缓冲层掺杂浓度会增大器件导通电阻，从而影响器件性能。因此如何在不降低n-GaN缓冲层掺杂浓度的前提下提升器件击穿电压，成为GaN VHFET结构设计亟待解决的问题之一。

发明内容

针对现有GaN VHFET器件存在的技术问题，本发明提供了一种超结垂直氮化镓基异质结场效应晶体管(Super-Junction Vertical Heterojunction Fiele-EffectTransistor，SJ-VHFET)，通过在缓冲层中引入超结结构，来提升器件的击穿电压。

本发明的目的通过下述技术方案实现：一种超结垂直氮化镓基异质结场效应晶体管，从下至上依次主要由漏极，n⁺-GaN衬底，GaN沟道层，AlGaN势垒层，以及AlGaN势垒层上的源极和栅极组成，源极与漏极均为欧姆接触，栅极为肖特基接触，其还包括由位于n⁺-GaN衬底与GaN沟道层之间，并由p-GaN缓冲层和n-GaN缓冲层排列形成的超结缓冲层。

所述的超结缓冲层由n-GaN缓冲层以及分别位于n-GaN缓冲层两边的p-GaN缓冲层组成。

所述栅极长度大于n-GaN缓冲层的长度L_n-buf，且部分覆盖n-GaN缓冲层两边的p-GaN缓冲层。

所述n-GaN缓冲层长度为0.2μm至50μm，掺杂浓度为1×10¹⁵cm^-3至1×10¹⁸cm^-3。

所述两边的p-GaN缓冲层长度相等，均为0.2μm至50μm。

所述两边的p-GaN掺杂浓度相等，均为1×10¹⁵cm^-3至1×10²¹cm^-3。

所述n-GaN缓冲层与两边的p-GaN缓冲层厚度相等，均为1μm至500μm。

与现有技术GaN VHFET相比，本发明所提出的GaN SJ-VHFET器件优势为：当器件承受耐压时，由于n-GaN缓冲层与p-GaN缓冲层之间形成超结结构，n-GaN缓冲层可以完全耗尽，器件击穿电压只与n-GaN缓冲层厚度有关，而与n-GaN缓冲层内掺杂浓度无关，无需降低n-GaN缓冲层内掺杂浓度来提升器件击穿电压，从而可以同时实现器件的高击穿电压与低导通电阻。

附图说明

图1是已有技术横向GaN HFET结构示意图。

图2是已有技术GaNVHFET结构。

图3是本发明提供的GaN SJ-VHFET结构示意图。

图4是本发明提供的GaN SJ-VHFET与已有技术GaN VHFET截止状态下漏极泄漏电流比较。

图5是本发明提供的GaN SJ-VHFET与已有技术GaN VHFET击穿时n-GaN缓冲层内A-A’截面处电场强度比较。

图6是本发明提供的GaN SJ-VHFET与已有技术GaN VHFET击穿电压与导通电阻随n-GaN缓冲层厚度变化比较。

其中，图中附图标记对应的零部件名称为：

301-源极，302-栅极，303-AlGaN势垒层，304-GaN沟道层，305-n⁺-GaN衬底，306-漏极，307-p-GaN缓冲层，308-n-GaN缓冲层。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例

图1是已有技术横向GaN HFET结构示意图，从下至上主要包括衬底，氮化镓(GaN)缓冲层，氮化镓(GaN)沟道层，铝镓氮(AlGaN)势垒层以及铝镓氮(AlGaN)势垒层上形成的源极、漏极和栅极，其中源极和漏极与铝镓氮(AlGaN)势垒层形成欧姆接触，栅极与铝镓氮(AlGaN)势垒层形成肖特基接触。

图2是已有技术GaN VHFET结构示意图，从下至上主要包括漏极，n⁺-GaN衬底，n-GaN缓冲层，p-GaN阻挡层，GaN沟道层，AlGaN势垒层以及AlGaN势垒层上形成的源极和栅极，其中源极和漏极均为欧姆接触，栅极为肖特基接触。

图3是本发明提供的GaN SJ-VHFET结构示意图，从下至上依次主要由漏极306，n⁺-GaN衬底305，GaN沟道层304，AlGaN势垒层303组成，在AlGaN势垒层303上形成有源极301和栅极302，源极301与漏极306均为欧姆接触，栅极302为肖特基接触，还包括位于n⁺-GaN衬底305与GaN沟道层304之间，由p-GaN缓冲层307和n-GaN缓冲层308排列形成的超结缓冲层。为了方便讨论，图中定义了一个二维坐标系。

所述栅极长度大于L_n-buf，其中L_n-buf为n-GaN缓冲层长度，且部分覆盖n-GaN缓冲层308两边的p-GaN缓冲层307。

所述n-GaN缓冲层长度为0.2μm至20μm，掺杂浓度为1×10¹⁵cm^-3至1×10¹⁸cm^-3。

所述两边的p-GaN缓冲层长度相等，均为0.2μm至50μm。

所述两边的p-GaN掺杂浓度相等，均为1×10¹⁵cm^-3至1×10²¹cm^-3。

所述n-GaN缓冲层与两边的p-GaN缓冲层厚度相等，均为1μm至500μm。

在本发明的GaN HFET中，最易于说明本发明意图的例子是图3所示的GaNSJ-VHFET与图2所示的已有技术GaN VHFET器件特性对比。器件结构参数由表1给出。

表1器件仿真结构参数

图4是本发明提供的GaN SJ-VHFET与已有技术GaN VHFET截止状态下漏极306泄漏电流比较。器件击穿电压定义为截止状态下漏极306电流达到1mA/mm时，漏极306所施加的偏置电压。其中实线为本发明提供的GaNSJ-VHFET漏极306泄漏电流，虚线为已有技术GaNVHFET漏极泄漏电流。从图中可以看出，与已有技术GaN VHFET相比，GaN SJ-VHFET结构有效降低了器件的泄漏电流，提升了器件的击穿电压，在器件其他参数完全相同的情况下，器件击穿电压从141V提升至192V，增大了约36％。

图5为本发明提供的GaN SJ-VHFET与已有技术GaN VHFET击穿时A-A’截面上n-GaN缓冲层内(如图2所示，x＝2μm)电场分布比较。从图中可以看出，由于超结结构的引入，使得器件n-GaN缓冲层在击穿时可以完全耗尽，从而可以获得比已有技术GaN VHFET更高的电场强度与击穿电压。

为进一步验证超结结构对器件击穿电压的影响，对不同缓冲层厚度的器件击穿特性进行了仿真，器件其他参数与表1一致，结果如图6所示。从图中可以看出，对于已有技术GaN VHFET，器件击穿电压很低，而且当缓冲层厚度大于6μm时，器件击穿电压达到饱和值315V，不再随着缓冲层厚度的继续增大而增大。仿真结果表明，当缓冲层厚度为6μm时，已有技术GaN VHFET器件击穿时n-GaN缓冲层内耗尽区宽度已达到极限，继续增大缓冲层厚度无法进一步提升器件击穿电压。而对于本发明提供的GaN SJ-VHFET结构，由于超结结构的引入，在任何缓冲层厚度情况下，器件击穿时n-GaN缓冲层都可以达到完全耗尽，器件击穿电压随着缓冲层厚度的增大而不断增大，当缓冲层厚度为15μm时，器件击穿电压达到4214V，远高于已有技术GaN VHFET的315V。

虽然上述实施例子是以氮化镓基异质结场效应晶体管(GaN HFET)为例进行说明的，但是所提出结构适用于各种其他半导体材料构成的多种结构晶体管。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本/发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。