设有信号反弹模块的3D-SIC过硅通孔的测试装置

摘要

本发明公开了一种设有信号反弹模块的3D-SIC过硅通孔的测试装置，发送端和接收端之间通过多条过硅通孔TSV相连接；发送端包括第一被测芯片、解码器、控制单元CU、锁存器D和双向开关DSW；接收端包括第二被测芯片和信号反弹模块；信号反弹模块包括一个信号发生器F、多个延迟单元M和多个三态门；TSV的上端与接收端的延迟单元M和信号发生器F相连接；TSV的下端与发送端的解码器和双向开关DSW相连接；解码器、锁存器D和双向开关DSW均与控制单元CU相连接；锁存器D还与双向开关DSW相连接。本发明的3D-SIC过硅通孔的测试装置，具有可有效地解决在3D芯片制造过程中对失效TSV进行有效检测困难的问题、面积和实践开销较小，功耗较低等优点。

说明书

技术领域

本发明涉及一种设有信号反弹模块的3D-SIC过硅通孔的测试装置。

背景技术

随着芯片制造工艺地不断发展，芯片的尺寸不断减小，性能不断提高 ，延续了摩尔定律近半个世纪的辉煌。然而，半导体晶体管尺寸已经 接近纳米级，预示着芯片制造业将遇到一个极大的瓶颈，摩尔定律有 可能就此失效。为了延续摩尔定律，继续提升芯片的性能，3D芯片应 运而生。在以往的集成电路中，所有的元件都是在一个平面上分布， 即称为2D集成电路。而3D集成电路的设计不同于2D集成电路的平面设 计方法，它是将多个晶片（Die）垂直堆叠，通过硅通孔（TSV）互连 ，以实现垂直集成。从而获得更小的体积、更好功耗和射频性能。

芯片的垂直堆叠方式可分为面对面堆叠（Face-to-Face Bonding）， 面对背堆叠（Face-to-Back Bonding）和背对背堆叠（Back-to-Bac k Bonding）三种。其中面对面堆叠是两个集成电路的金属层垂直堆 叠形成的，不需要通过TSV互连。而面对背堆叠和背对背堆叠方式并非 两个集成电路的金属层直接接触，所以必须通过TSV互连。在芯片堆叠 技术中，两层以上的集成电路堆叠就不可避免的要用到面对背堆叠和 背对背堆叠方式。由此可见TSV在3D集成电路中的重要性。

TSV技术（Through-Silicon Vias，过硅通孔）是通过在裸片(Die)和 裸片之间、晶圆(Wafer)和晶圆之间、晶圆和裸片之间制作垂直导通， 实现芯片之间互连的最新技术。一根TSV就代表一条垂直方向上的数据 链路，用来传输信号。与以往的IC封装和使用凸点的叠加技术不同， TSV能够使芯片在三维方向堆叠的密度最大、外形尺寸最小，并且大大 改善芯片速度和低功耗的性能。然而由于工艺技术的限制，TSV在制造 过程中可能会出现断裂，注入不均匀和有杂质情况，导致出现短路和 断路现象。不能保证制作的所有TSV都是完好的。TSV的故障问题有很 多，在注入导电铜阶段，存在着注入不充分致使TSV断裂或者TSV非常 纤细的问题，导致信号传输时很容易出现故障。在TSV的制作中最后还 有一个削薄的过程，TSV的直径一般是4~8um，打薄的过程容易造成TS V的断裂。在晶圆的堆叠过程中，由于上下两层要求TSV对准，但是数 万根的TSV都要对齐很难，而且还是在TSV的直径那么小的情况下。由 于TSV是一类高密度的互连线，在TSV自身产生的同时还会将热量耦合 到其附近的TSV中，从而加热其附近的互连线。据悉，每增加10度，延 迟就会增加5%，性能下降30% 。因此散热问题也是TSV亟待解决的一 个问题。由于单个TSV的失效有可能会 导致两个已知能够正常工作的晶圆或者芯片在堆叠后不能正常工作， 这样成本会急速上升。

三维堆叠集成电路（3D-SIC）主要采用过硅通孔技术来实现模块在垂 直方向上的互连，但是硅通孔在制造过程或绑定后阶段都有可能出现 失效，导致整个芯片无法正常工作。为了提高3D芯片的成品率，降低 制造成本，需要在制造过程中的不同阶段对其进行测试，主要包括以 下三个阶段的测试：绑定前测试（pre bond test）、绑定后测试（ post bond test）和最终测试（final test）。

1、绑定前测试（pre bond test），也就是无疵内核测试（Known  Good Die，KGD）。由于过硅通孔制作需要经过一系列工艺步骤，其 中每个步骤都有可能出现问题，比如在注入导电铜阶段，存在着注入 不充分致使TSV断裂或者TSV过于纤细等问题，需要对绑定前芯片进行 测试，以去除有问题的芯片，从而降低成本，提高生产率。

2、绑定后测试（post bond test），也就是无疵堆叠测试（Known  Good Stack，KGS）。在多层芯片绑定过程中，可能由于绑定压力 过大、绑定界面出现绝缘或TSV未对准等现象，导致TSV出现短路或断 路情况，使得信号无法正常传输，所以要对绑定后芯片进行测试。

3、最终测试（final test），就是对最后封装好的芯片进行测试， 最终确定哪些芯片是合格的。

其中，TSV在绑定后出现故障的概率更高，且TSV作为一种重要的3D   IC模块通信的方式，因此绑定后测试显得尤为重要。为了不影响芯 片正常工作，在芯片中加入测试结构，利用模式切换方式来实现控制 。

对于TSV的绑定后测试，国内外的研究方案中主要有如下几种方法：

1、通过使用BIST（Built-in Self Test，内建自测）方法，在绑定 后两层芯片中加入相同的测试结构，利用控制信号将测试矢量生成器 (TPG，Test-Pattern Generator)生成的测试矢量进行传输前后的比 较，进而达到测试的目的，实现较高的故障覆盖率。但是这种方法， 面积开销和移位功耗较大；

2、在绑定后TSV两端加入相同的测试结构，利用电压分割技术来实现 测试；但是这种方法是建立在一定的理论基础上，精度不够高，而且 控制信号复杂，实现起来困难；

3、通过在每一层芯片上增加扫描链和扫描岛的方法，利用这些扫描链 和扫描岛发送控制信号进行传输前后的比较，可以有效的达到测试TS V的目的。但是这种方法面积开销大；

4、通过对两种TSV进行RC建模，使用电压划分和电荷共享技术来实现 TSV绑定前测试，但是由于实际电路中存在噪声，导致通过理论值计算 来反映实际情况，精确性得不到保证；故障覆盖率较低。

发明内容

本发明是为避免上述已有技术中存在的不足之处，提供了一种设有信 号反弹模块的3D-SIC过硅通孔的测试装置，以解决在3D芯片制造过程 中对失效TSV进行有效检测困难的问题。

本发明为解决技术问题，提供了一种设有信号反弹模块的3D-SIC过硅 通孔的测试装置。

设有信号反弹模块的3D-SIC过硅通孔的测试装置，其结构特点是，包 括发送端和接收端；所述发送端和接收端之间通过多条过硅通孔TSV相 连接；所述发送端包括第一被测芯片、解码器、控制单元CU、锁存器 D和双向开关DSW；所述接收端包括第二被测芯片和信号反弹模块；所 述信号反弹模块包括一个信号发生器F、多个延迟单元M和多个三态门 ；

所述过硅通孔TSV的上端与所述接收端的延迟单元M和信号发生器F相连 接，所述延迟单元M均通过各自的三态门与所述信号发生器F相连接；

所述过硅通孔TSV的下端与所述发送端的解码器和双向开关DSW相连接 ；所述解码器、锁存器D和双向开关DSW均与所述控制单元CU相连接； 所述锁存器D还与所述双向开关DSW相连接。

本发明的设有信号反弹模块的3D-SIC过硅通孔的测试装置还具有以下 技术特点。

所述锁存器D通过MOS场效应管与电源VDD相连接。

与已有技术相比，本发明有益效果体现在：

本发明提出了一种测试装置，针对绑定后阶段硅通孔进行测试，利用 信号在导体中传输的不可逆性，在信号接收端增加反弹模块，通过在 发送端施加两次不同测试激励，利用触发器和多路选择器将两次输出 结果进行异或，来达到测试目的。本发明通过对单个TSV施加两次不同 的测试矢量，分别是0和1。通过异或门逻辑比较两次响应的结果，如 果输出是0，表示有故障；如果输出时1，表示无故障。

本发明的3D-SIC过硅通孔的测试装置，利用信号在导体中传输的不可 逆性，在信号接收端增加反弹模块，通过在发送端施加两次不同测试 激励，利用触发器和多路选择器将两次输出结果进行异或，来达到测 试目的，有效地解决了在3D芯片制造过程中对失效TSV进行有效检测的 难题。本发明的测试装置在做到对失效TSV进行有效检测的前提下，具 有面积和实践开销较小，功耗较低等优点。

附图说明

图1为本发明的测试装置的整体结构立体图。

图2为本发明的测试装置的TSV块发送端结构。

图3为图2中总线下端模块的放大图。

图4为本发明的测试装置的TSV块接收端结构。

附图1～附图4中标号：1发送端，101第一被测芯片，102解码器，2接 收端，201第二被测芯片，202三态门。

以下通过具体实施方式，对本发明作进一步说明。

具体实施方式

参加图1～图4，设有信号反弹模块的3D-SIC过硅通孔的测试装置，包 括发送端1和接收端2；所述发送端和接收端之间通过多条过硅通孔TS V相连接；所述发送端包括第一被测芯片101、解码器102、控制单元C U、锁存器D和双向开关DSW；所述接收端2包括第二被测芯片201和信号 反弹模块；所述信号反弹模块包括一个信号发生器F、多个延迟单元M 和多个三态门202；

所述过硅通孔TSV的上端与所述接收端的延迟单元M和信号发生器F相连 接，所述延迟单元M均通过各自的三态门202与所述信号发生器F相连接 ；

所述过硅通孔TSV的下端与所述发送端的解码器102和双向开关DSW相连 接；所述解码器102、锁存器D和双向开关DSW均与所述控制单元CU相连 接；所述锁存器D还与所述双向开关DSW相连接。

所述锁存器D通过MOS场效应管与电源VDD相连接。

本发明的原理依据：TSV在绑定后可能会出现有三种情况：固定0故障 、固定1故障和无故障。为了提高故障覆盖率，本发明通过对单个TSV 施加两次不同的测试矢量，分别是0和1。通过异或门逻辑比较两次响 应的结果。

本发明结构的整体架构：为了更好地说明问题，将TSV进行逻辑功能分 块，例如分为4x4方式，两层结构。图1是测试结构的整体架构。其中 底层中CU表示测试控制单元，主要提供测试激励，测试控制信号和测 试响应分析。D表示异或、多路选择和锁存器逻辑网络，主要保存响应 和响应比较。DECODER表示解码器，主要筛选其中一行进行测试。DSW 是双向开关。上层中M是延迟单元。F是使能控制信号发生器。Die1为 第一被测芯片，Die2为第二被测芯片。图4中Delay cell为延迟单元 M。

TSV块发送端结构如图2所示，其中FG是矩形波生成器，生成0和1两次 测试激励。SWCM是双向开关控制模块。AG是生成解码器的地址选择信 号。TC是测试控制和测试分析模块。其中处于发送端的每个TSV端点都 有一个双向开关逻辑。每个列地址线与提供测试激励的总线交叉处都 有一个双向开关DSW。如图3所示的是图2总线下方一个模块的放 大图，总线下方的每列都有一个异或、多路选择和锁存逻辑，最终的 测试信号都连接到各自的NMOS栅极上，最右边NMOS的漏极连接VDD，最 左边的NMOS的源极连接到测试控制器上。图2和图3中，C是电平脉冲信 号，C’是其互补信号，Q是透明D锁定器的输出信号。

TSV块接收端结构如图4所示，F是根据TSV信号生成使能控制信号的发 生器。每一列TSV公用一个延时单元M。通过F生成不同的使能信号控制 互补三态门，实现信号反弹。

本发明具体实施过程为：由发送端首先发送测试信号0，接收端接收到 信号后，通过信号反弹装置将信号返回至发送端，发送端收到返回的 信号后保存在寄存器中。接着发送端向发送测试信号1，同理会接收到 接收端反弹回来的信号。将这个信号与之前保存在寄存器中的信号进 行异或，如果结果为1，则表示次TSV正常；如果为0，则表示此TSV失 效。

如图2所示，发送端产生测试激励信号。TSV块发送端结构中的控制单 元CU的控制器内部的地址生成器AG生成解码器的解码地址选择信息， 作用于Y3地址线，其中Y2、Y1和Y0无效。

第一次测试时，矩形波生成器FG首先生成0测试矢量作用于连接的总线 上，双向开关控制模块SWCM发送一个高电平信号，使处于总线上的双 向开关处于导通状态，此时X0、X1、X2和X3选择线上都是0信号，但是 只有Y3选择线上的TSV才能得到此信号。处于Y3信号线上的双向开关处 于导通状态，测试信号沿着TSV传输到接收端模块。

接收端反弹测试激励信号。在接收端模块中，X选择线上的TSV端点都 连接到使能信号控制器F上。当发送端某行TSV有测试信号时，作用于 使能信号控制器，此时产生一个高电平信号，互补三态门处于导通状 态。测试信号沿着延时单元传输，为了避免信号在延时单元中出现回 路的情况，选取使能信号控制器F的脉冲宽度与延时单元时间一致，当 从延时单元出来的信号一路沿TSV返回时；另一路又到三态门，但是由 于此时控制器产生一个高电平信号，三态门截止。这样信号就不会出 现回旋的情况，避免了信号的干扰和降低了功耗。

然后，发送端处理相应测试信号。当信号返回时，由控制单元CU的控 制器内部的矩形波生成器FG生成一个低电平信号，作用于总线上的双 向开关，使其处于截止状态。这样Y3选择线上的各个TSV返回信号就不 会出现干扰的情况。第一次测试响应通过多路选择逻辑保存到透明D锁 存器中。

第二次测试时，矩形波生成器FG生成一个1测试矢量作用于总线上，其 后的过程与第一次测试过程相同。当第二次测试响应信号到达异或和 多路选择逻辑的时候，控制单元CU提供一个高电平C脉冲信号，此时第 一次的测试响应结果就传输到异或逻辑的一个输入端。 通过比较前后两次的测试响应结果，在异或逻辑的输出端有个比较信 号。将这些输出结果都连接到各自的NMOS的栅极。当栅极是高电平的 时候，导通；否则，截止。利用前面三种情况的两次响应结果分析表 可知，如果有故障的话，最左边NMOS的源极是个0；如果无故障的话， 是个1。通过测试控制器TC分析出Y3是否有故障存在。当Y3测试结束后 ，然后再分别进行Y2、Y1和Y0的测试。

具体实施时，在设计初期确定TSV分为几行几列，根据各个TSV块的位 置以及相应TSV块中TSV的数目，将多个TSV划分为一个TSV链。

在TSV的发送端，用一个解码器连接所有TSV链，并设置矩形波生成器 ，生成0和1两次测试激励。其中处于发送端的每个TSV端点都有一个双 向开关逻辑，每个列地址线与提供测试激励的总线交叉处都有一个双 向开关，总线下方的每列都有一个异或、多路选择和锁存逻辑，最终 的测试信号都连接到各自的NMOS栅极上，最右边NMOS的漏极连接VDD， 最左边的NMOS的源极连接到测试控制器上。

在TSV块的接收端，有一个根据TSV信号生成使能控制信号的发生器F， 每一列TSV公用一个延时单元M，通过信号发生器生成不同的使能信号 控制互补三态门，实现信号反弹。

测试的详细步骤如下：

1）TSV块发送端结构中的地址生成器生成解码地址选择信息，作用于 一条TSV链上，其他TSV链无效。矩形波生成器首先生成0测试矢量作用 于连接的总线上，双向开关控制模块发送一个高电平信号，使处于总 线上的双向开关处于导通状态，此时被解码器选中的TSV链上的TSV得 到此信号，测试信号沿着TSV传输到接收端模块。

2）在接收端模块中，当发送端某行TSV有测试信号时，作用于使能信 号控制器，此时产生一个高电平信号，互补三态门处于导通状态。测 试信号沿着延时单元传输，将信号反弹回发送端。

3）在发送端模块中，将第一次测试响应通过多路选择逻辑保存到D锁 存器中，接着矩形波生成器FG生成一个1测试矢量作用于总线上，后面 过程与第一次相同。当第二次测试响应信号到达异或和多路选择逻辑 的时候，比较前后两次的测试响应结果，在异或逻辑的输出端有个比 较信号。将这些输出结果都连接到各自的NMOS的栅极。当栅极是高电 平的时候，导通，否则，截止。利用前面三种情况的两次响应结果分 析表可知，如果有故障的话，最左边NMOS的源极是个0；如果无故障的 话，是个1；再对其它TSV链实施上述1到4的测试步骤。

在发送模块，由矩形波生成器FG生成一个低电平信号，作用于总线上 的双向开关，使 其处于截止状态，这样一条TSV链上的各个TSV返回信号就不会出现干 扰的情况。