一种基于FPGA的可配置浮点向量乘法IP核

摘要

本发明涉及一种基于FPGA的可配置浮点向量乘法IP核，包括：运算控制器、乘法阵列模块和加法阵列模块；运算控制器用于接收指令信号和获得输入时钟，并输出RAM控制信号和状态字，实现运算调度与指令交互；乘法阵列模块用于实现浮点向量元素乘法运算，加法阵列模块用于实现向量中各元素相乘后累加；该IP核的运算并行度与运算精度可配置，具有高度的灵活性与通用性，有效地提高了FPGA硬件资源利用率；集成运算控制器，解决了基于FPGA的计算加速系统设计周期长的问题；也充分发挥了FPGA并行运行与硬件可重构的优势，能有效地实现FPGA并行计算加速；尤其在时下热门的神经网络计算对精度要求不高但计算密度巨大的情况下，根据需求合理配置运算器能有效提高资源利用率与运算效率。