Analysis of Blocking and Scheduling for FPGA-Based Floating-Point Matrix Multiplication

摘要

Cet article traite le blocage et la planification pour la conception et l'implémentation d'une multiplication matricielle parallèle à virgule flottante en utilisant un circuit logique programmable (FPGA) avec une hiérarchie de mémoire. Pour atteindre des hautes performances, une mémoire sur puce contient des données qui sont réutilisées lorsque le calcul est divisé en sous blocs, et plusieurs unités arithmétiques réalisent des opérations indépendantes dans chaque bloc en parallèle. La première contribution de cet article est une analyse détaillée de l'espace de conception pour caractériser la performance basée sur la quantité de mémoire sur puce utilisée et les approches envisagées pour le blocage et l'ordonnancement du calcul. Une comparaison normalisée est également présentée par rapport à des travaux antérieurs. La seconde contribution est une implémentation haute performance et flexible sur un FPGA Altera Stratix Ⅳ EP4SGX530C2 avec une interface pour une mémoire externe synchrone et dynamique à double débit de données (DDR2 SDRAM). Plusieurs options de configuration pour optimiser différents objectifs, et des configurations subséquentes ont été vérifiées par des simulations ainsi que par implémentation. Pour doubler la précision en virgule flottante, une performance de 16 opérations de giga-virgule flottante par seconde (GFLOPS) est réalisée avec 64 unités arithmétiaues à 160 MHz.%This paper considers blocking and scheduling for the design and implementation of field-programmable gate array (FPGA)-based floating-point parallel matrix multiplication in the presence of a memory hierarchy. For high performance, on-chip memory holds data that are reused when the computation is divided into blocks, and multiple arithmetic units perform independent operations within each block in parallel. The first contribution of this paper is a detailed analysis of the design space to characterize performance based on the amount of on-chip memory used and the approaches considered for blocking and scheduling of the computation. A comparison is also made to prior work with a unified view. The second contribution is a flexible high-performance implementation for the Altera Stratix Ⅳ EP4SGX530C2 FPGA with an interface to external double-data-rate synchronous dynamic RAM (DDR2 SDRAM) memory. Various configuration options support optimization of different objectives, and the resulting configurations have been verified in simulation and in hardware. For double-precision floating-point, a performance of 16 giga-floating-point operations per second (GFLOPS) is achievable with 64 arithmetic units at 160 MHz.