多数のメモリチャネルを持つマルチコアシステム向けのメモリアクセス制御手法の研究

摘要

近年のCPUアーキテクチャは，複数のコアを持つマルチコアプロセッサが主流となっている．複数コアを搭載し並列処理を行うことで，従来のシングルコアプロセッサよりもCPUの性能は向上させることができる．一方，近年の主記憶システムとして用いられるDRAMの性能向上はCPUの性能向上に追いつけず，性能差が拡大している．そのため，一度DRAMへのアクセスが発生するとCPUはDRAMからのデータを待たなければならず，数百サイクルもストールしてしまうことがある．DRAMアクセスの性能を向上させるために，近年では複数のメモリチャネルを持つシステムが主流になりつつある．各メモリチャネルにはそれぞれメモリコントローラが搭載され，並列にデータ転送を行えるため，バンド幅の拡大とレイテンシの隠蔽が可能となる．現在の商用システムでは，一般的に多くてもチャネル数4 本程度のものが用いられている．しかし現在開発されている主記憶アーキテクチャの中には，最大で16本ものチャネルを持つものが存在する．今後増加していくと考えられるメモリチャネルをマルチコアシステムにおいて効率良く利用し，性能向上を図ることが必要である．ここで，マルチコアでは各コアがリソースを奪い合う，リソース競合が問題になることが多い．複数メモリチャネルを持つシステムにおいても，従来は全チャネルが全コアで共有されており，チャネルの競合，およびメモリバンクの競合を削減することは重要である．本研究では，多数のメモリチャネルを持つマルチコアシステムにおいて，各コアへのメモリチャネルの割り当てを排他的に行い，割り当てることでメモリチャネルの競合を削減する手法を提案する．また，コアあたりのメモリチャネル割り当て数が複数の場合，各コアの主記憶アクセス頻度に応じてチャネルの割り当て数を変更する手法を提案する．これらにより，メモリチャネルの競合削減と，システム全体のスループットの向上を狙う．サイクルレベルシミュレータを用いて提案手法を評価した結果，チャネルの固定的割り当てを行った場合，平均で約8%性能が向上することが分かった．