...
机译:多层MOS2晶体管电触点的肖特基势垒高度工程,减少金属诱导的间隙状态
Korea Univ Sch Elect Engn Seoul 02841 South Korea;
Korea Univ Sch Elect Engn Seoul 02841 South Korea;
Korea Univ Dept Nano Semicond Engn Seoul 02841 South Korea;
Korea Univ Sch Elect Engn Seoul 02841 South Korea;
Univ Texas Dallas Dept Mat Sci &
Engn Richardson TX 75080 USA;
Korea Univ Sch Elect Engn Seoul 02841 South Korea;
molybdenum disulfide; Fermi-level unpinning; metal-induced gap states; Schottky barrier height; metal-interlayer-semiconductor structure;
机译:多层MOS2晶体管电触点的肖特基势垒高度工程,减少金属诱导的间隙状态
机译:单层MOS2场效应晶体管,具有低肖特基势垒高度,具有铁磁金属触点
机译:通过钛接触降低肖特基势垒高度,用于单层MOS2晶体管中的高漏极电流
机译:MOSFET的高级源/漏工程:肖特基势垒高度调整,可降低接触电阻
机译:介电偶极子减轻了肖特基势垒高度调整,从而降低了接触电阻。
机译:多层石墨烯/ MoS2异质结构晶体管中的电可调和负肖特基势垒
机译:肖特基势垒工程可降低纳米级CMOS晶体管的接触电阻
机译:界面结构对ptsi-si肖特基势垒接触电性能的影响。