待機時、動作時電圧レベルを適応的に可変する電圧レベル変換(SVL) 回路を適用した高速·低電力SRAMの設計·試作·評価

摘要

待機時消費電力(P{sub}(ST)) を大幅に削減でき、アクセス時間(t{sub}a) を維持できる1Kb SRAMを0.18-μm CMOS技術を用いて設計、試作し、その特性を評価した。本SRAMには、携帯機器向けLSI等のP{sub}(ST)を低減するために開発した小形の電圧レベル変換(SVL) 回路が搭載されている。 P{sub}(ST)および動作時消費電力(P{sub}(AT)) の実測結果はSPICE解析結果とよく一致していた。 SVL回路を搭載した本SRAMのP{sub}(ST)は、電流電圧(V{sub}(DD)) が1.8Vの時、65.7nWであった。 これはSVL回路を搭載しない従来形SRAMのP{sub}(ST)(321.0nW) の約1/5である。 一方、本SRAMのP{sub}(ST)は、V{ub}(DD)が1.8V、クロック周波数が100MHzの時、624.2μWで、従来形SRAMのP{sub}(AT)(653.0 μW) の95％であった。 また、本SRAMのt{sub}a（553 p 秒）は従来形SRAMのt{sub}aの僅か26％増であった。