行単位での電源電圧制御(RRDV)を用いたSRAMのリーク電力削減手法－0.5V世代の高速SRAMを目指して

摘要

電源電圧が1V以下の領域に入ると、しきい値電圧の低下によるリーク電力の増大が問題となる。 特にSRAMでは動作時にアクセスされていないセルの消費する電力が支配的となる。 本方式ではセル電源線をワード線に同期させ、アクセスされていないセルの電源電圧を動的に下げる。短チャネル領域で顕著となるDIBL効果によって、セル電源線からのリーク電流にょる電力寄与は削減される。 一方ビット線からのリーク電流は、非活性なワード線を負電位にすることによって削減される。 ワード線電位を負にしても酸化膜の信頼性を損なわないような新しい回路構成を用いる。 本方式によってセルのリーク電力は約二桁程度削減されることがシミュレーション及び測定結果から確認された。