机译:基于千兆位多路复用器环路的判决反馈均衡器设计
decision feedback equalisers; logic design; parallel architectures; pipeline arithmetic; 3.125 to 10 Gbit/s; decision feedback equalizers; look-ahead techniques; parallel nested multiplexer loops; Decision feedback equalizers (DFEs); look-ahead; multiplexer loop; p;
机译:8 Gb / s 60 GHz 65 nm LP CMOS接收器中的混合信号I / Q 32系数Rx前馈均衡器,100系数决策反馈均衡器的设计技术
机译:有限长度预测决策反馈均衡器设计,具有大延迟扩展的多径通道
机译:80 Gb / s 1抽头判决反馈均衡器的设计和测量技术
机译:判定反馈均衡器设计,无限制延迟
机译:基于增量算子的决策反馈均衡器的设计,用于高速背板数据通信。
机译:基于混合l1 / l2范数最小化和OMP算法的MIMO系统稀疏FIR决策反馈均衡器设计。
机译:使用混合L1 / L2规范最小化和OMMO算法MIMO系统稀疏冷杉判定反馈均衡器的设计
机译:HF skywave通信的判决反馈均衡器测试结果。设计权衡和性能数据用于Kalman和Lms-决策反馈均衡器。