机译:具有相位频率误差补偿的低抖动快速锁定全数字锁相环
Department of Electrical Engineering, National Taiwan University of Science and Technology, Taipei, Taiwan;
All-digital phase-locked loop (ADPLL); digitally controlled oscillator (DCO); phase-frequency-error compensator (PFEC).; phase???frequency-error compensator (PFEC);
机译:使用改进的Bang-Bang算法的40 GHz快速锁定全数字锁相环
机译:通过前馈补偿技术快速锁定全数字锁相环
机译:基于电荷泵锁相环类比的全数字锁相环设计程序
机译:具有电源噪声抑制功能的1.25GHz快速锁定全数字锁相环
机译:全数字锁相环(ADPLL)的分析和硬化对单事件辐射效应
机译:基于鉴相器输出的GPS锁相环性能指标
机译:基于电荷泵锁相环类比的全数字锁相环设计程序