机译:用于高速时钟生成的全数字锁相环
Dept. of Electron. Eng., Nat. Chiao Tung Univ., Hsinchu, Taiwan;
CMOS digital integrated circuits; frequency synthesizers; digital phase locked loops; digital control; integrated circuit design; timing; jitter; system-on-chip; high-speed integrated circuits; all-digital phase-locked loop; all-digital PLLs; high-sp;
机译:用于高速时钟生成的全数字锁相环
机译:用于扩频时钟发生器的基于相位旋转器的全数字锁相环
机译:基于全数字锁相环(ADPLL)的时钟恢复电路
机译:用于高速时钟生成的全数字锁相环
机译:使用具有矢量旋转技术的全数字锁相环实现高速8-PSK调制解调器的DSP载波恢复。
机译:高速调频原子力显微镜的宽带低延迟锁相环电路设计的定量比较
机译:用于高速时钟生成的全数字锁相环