锁相环时钟生成电路和时钟生成方法

摘要

锁相环时钟生成电路和时钟生成方法。提供了一种通过把标准时钟信号和操作时钟信号进行比较来生成比较时钟信号的时钟生成电路。把该比较时钟信号变换为电流信号。把该电流信号变换为多个电流信号，并且根据该多个电流信号来生成具有多个不同频率的操作时钟信号。

说明书

技术领域

本发明涉及一种用于生成半导体装置的操作时钟的时钟生成电路，具体涉及一种用于通过实现频谱扩散来减少电磁带宽辐射的时钟生成电路。

背景技术

由于半导体装置的容量增加，因而在过去几年中，半导体装置的操作时钟(操作频率)已得到大幅提高。然而，随之出现了由于时钟生成电路的电磁带宽辐射对周围电路的影响引起的问题。

图1是常规PLL(锁相环)时钟生成电路的图。PLL1通过生成半导体操作时钟而振荡。PLL1包括：1/N分频器2，相位比较器3，CP(电荷泵)4，环路滤波器5，VCO(压控振荡器)6，以及1/M分频器7。标准时钟RCLK被提供给1/N分频器2并进行1/N倍(N是整数)分频，然后被提供给相位比较器3。在VCO 6中生成的信号被提供给1/M分频器7并进行1/M倍(M是整数)分频。然后，该信号被提供给相位比较器3。在相位比较器3中，对已进行1/N倍分频的标准时钟RCLK与已进行1/M倍分频的信号进行比较，并且与所比较的相位差对应的比较信号被提供给CP4。

CP4把基于比较信号的信号提供给环路滤波器5。环路滤波器5消除该信号的高频分量的所有噪声等，并使该信号平滑。然后，该信号被提供给VCO6。根据从环路滤波器5输出的平滑信号，VCO6输出操作时钟CLK。操作时钟CLK是标准时钟RCLK的M/N倍。这样，PLL1生成根据标准时钟RCLK生成的具有规定频率的操作时钟CLK，然后使该时钟振荡。

然而，为了使频率保持与规定操作时钟一起振荡，在PLL1中产生的一个问题是，从PLL1辐射的电磁波非常大，并对周围电子装置有极大影响。

图2示出了由图1的PLL1振荡的时钟的频谱。当PLL1操作成使规定操作时钟振荡(例如，在16MHz)时，如图2所示，振荡频谱显示出非常大的峰值“0”。为此，从PLL1辐射的电磁波也变得极大。最大电磁波辐射会造成其他电子装置的误操作和操作误差。由于存在电磁波辐射也影响人体的可能性，因而这提出了一个严重问题。

相同问题也发生在1995-143001号专利申请公报所述的PLL振荡器中。

发明内容

为了解决上述问题，提供了一种时钟生成电路，该时钟生成电路具有：相位比较器，其接收标准时钟信号和操作时钟信号，并产生输出信号；以及压控振荡器，用于根据上述相位比较器的输出信号来生成上述操作时钟信号，其中，压控振荡器具有：电压电流变换器，用于把电压信号变换为电流信号；电流可变电路，可使上述电流信号波动；以及电流控制振荡器，用于根据上述可变电流信号使操作时钟信号振荡。

为了达到上述目的，本发明的时钟生成电路包括相位比较器，用于接收标准时钟信号和操作时钟信号。压控振荡器根据相位比较器的输出信号来生成操作时钟。压控振荡器包括：电压电流变换器，用于把电压信号变换为电流信号；电流可变电路，用于使电流信号波动；以及电流控制振荡器，用于根据可变电流信号来使操作时钟信号的频率振荡。

本发明的另一方面是一种时钟生成电路，其中，电流可变电路至少是电流数/模变换器或者附装了低通滤波器的电流数/模变换器。

本发明的另一方面是一种用于对电流可变电路进行控制的时钟生成电路。

本发明的另一方面是一种时钟生成电路，其中，电流可变电路包括确定装置，用于确定由电流控制振荡器振荡的时钟频率变化范围。

本发明的另一方面是一种时钟生成电路的操作时钟生成方法，其中，把标准时钟和操作时钟之间的比较结果变换为电流信号，并根据该电流信号来生成操作时钟。该时钟生成电路还包括：第一电路，用于通过改变电流信号来生成多个电流信号；以及第二电路，用于根据多个电流信号来生成具有多个不同频率的时钟信号。

本发明的另一方面是一种具有用于对第一电路进行控制的控制电路的时钟生成电路。

本发明的另一方面是一种时钟生成电路，该时钟生成电路包括相位比较器，用于输出标准时钟信号和操作时钟信号之间的比较结果。第一电路根据比较结果来生成电流信号，并且第二电路根据电流信号来生成第一电流和第二电流。并且，该时钟生成电路还包括第三电路，用于随着根据第一电流信号生成具有第一频率的时钟，根据第二电流信号来生成第二频率时钟。

本发明的另一方面是一种时钟生成电路，该时钟生成电路包括：第一时钟生成部，用于生成第一时钟；以及第二时钟生成部，用于生成第二时钟。第一时钟生成部包括相位比较器，用于把标准时钟和操作时钟进行比较。电压电流变换器把基于比较结果的信号变换为电流信号。第一电流控制振荡器根据电流信号来生成第一操作时钟。第二时钟生成部还包括电流可变电路，用于变换电流信号。第二电流控制振荡器根据可变电流信号使输出频率振荡。

本发明的另一方面是一种时钟生成电路，其中，控制电路对电流可变电路进行控制。

本发明的另一方面是一种时钟生成电路，其中，第一时钟生成部包括校正电路，用于校正电流信号，并把所校正的电流信号提供给第一电流控制振荡器。

本发明的另一方面是一种时钟生成电路的操作时钟生成方法。该方法包括：生成包含N个峰值(N是大于1A的整数)的频谱的第一时钟；根据在标准时钟信号和操作时钟信号之间获得的比较结果来生成电流信号；以及生成包含具有M个峰值(N是大于1的整数，M＞N)的频谱的第二时钟。

本发明的另一方面是一种PLL电路，该PLL电路包括相位比较器，用于接收标准时钟信号和操作时钟信号。电荷泵的输出被提供给压控振荡器，该压控振荡器根据电荷泵的输出来输出操作时钟。压控振荡器包括：电压电流变换器，用于把电压信号变换为电流信号；电流可变电路，用于改变电流信号；以及电流控制振荡器，用于根据可变电流信号来使操作时钟信号的频率振荡。

本发明的另一方面是一种操作时钟生成方法，其中，把标准时钟信号和操作时钟信号进行比较，并把比较结果变换为电流信号。根据控制信号来改变电流信号，并根据可变电流信号来输出频率不同的操作时钟信号。

本发明的另一方面是一种操作时钟生成方法，该方法包括以下步骤：把标准时钟信号和操作时钟信号进行比较；把比较结果变换为电流信号；根据电流信号和控制信号来生成第一电流信号和第二电流信号；以及根据第一电流信号来生成第一频率时钟，并根据第二电流信号来生成第二频率时钟。

本发明的另一方面是一种时钟生成方法，该方法包括：把标准时钟和比较时钟进行比较；根据上述比较结果来生成多个电流信号；以及根据上述电流信号来生成具有包含M个峰值(M是大于2的整数)的频谱的时钟。

附图说明

通过结合附图参照以下对本发明优选实施例的说明，将最好地了解本发明及其各方面和优点。

图1示出了常规PLL电路的电路图。

图2是示出常规PLL电路的频谱的图。

图3是本发明的逻辑图。

图4是示出图3的时钟生成电路的频谱1的图。

图5是示出图3的时钟生成电路的频谱2的进一步分散的图。

图6是本发明第一实施例的电路图。

图7是图6的相位比较器一例的图。

图8是图6所示的电荷泵一例的图。

图9是图6的V-I变换器一例的图。

图10是图6的ICO一例的图。

图11是图6的IDAC一例的图。

图12是从控制电路27输出的控制信号的第一例的波形的图。

图13(a)和图13(b)是用于对图6的IDAC进行控制的控制电路的第一例的图。

图14是示出从图13所示的控制电路输出的控制信号的已调制波形的第二例的图。

图15是示出用于对图6的IDAC进行控制的控制电路的第二例的图。

图16是用于对图6的IDAC进行控制的控制电路的第三例的图。

图17是示出从图6的控制电路输出的控制信号的第三例的图。

图18是示出根据图17的时钟生成电路的频谱3的图。

图19是示出根据图12的时钟生成电路的频谱4的图。

图20是本发明第二实施例的图。

图21是本发明第三实施例的图。

图22是本发明第四实施例的图。

图23是示出带有LPF的IDAC一例的本发明的图。

具体实施方式

图3示出了本发明的逻辑图。时钟生成电路8被设计成使振荡频率波动。

时钟生成电路8一般包括与图1所示相同的组件。该电路包括：1/N分频器9，相位比较器10，CP(电荷泵)11，环路滤波器12，VCO(压控振荡器)13，以及1/M分频器17。

VCO13包括：V-I变换器(电压电流变换器)14，电流可变电路15，以及ICO(电流控制振荡器)16。

V-I变换器14把来自CP11的电压信号变换为电流信号。电流可变电路15改变所变换的电流信号，并且ICO16使与发生波动的电流信号对应的频率振荡。

在本发明中，通过使用电流可变电路改变用于对振荡频率进行控制的电流信号，使振荡频率波动。

使用本发明的时钟生成电路，可以获得以下效果：

(1)可有效使振荡频谱扩散，因此可减少电磁辐射。通过使由时钟生成电路振荡的频率波动，可使振荡频谱的峰值分散。

图4示出了由图3所示的时钟生成电路振荡的频谱1。

如图4所示，图2所示的传统PLL频谱的唯一峰值被分散为多个峰值，各峰值均较小，使得从时钟生成电路辐射的电磁波减少。结果，可避免由来自时钟生成电路的电磁辐射引起的对其他电子装置的影响。

图5(1)示出了由本发明的时钟生成电路振荡的频谱2。

图5(2)示出了由图4所示的时钟生成电路振荡的频谱的进一步分散。如图所示，频谱峰值几乎消失并固定。并且，图2所示的PLL频谱1的唯一峰值急剧减少，由X表示。结果，从时钟生成电路辐射的电磁波急剧减少。

(2)可自由设定振荡频谱的分散程度。

通过根据控制信号来使用于对振荡频率进行控制的电流信号波动，本发明可自由对用于使时钟生成电路振荡频率波动的定时和量进行控制。结果，可实现期望振荡频率的频谱分散，并可根据期望来实现电磁辐射的减少。特别是，在VCO13中，使用IDAC(电流数/模变换器)也可使本发明能够对振荡频率的变化进行数字控制。也就是说，只需改变提供给IDAC的输入模式，就可对频谱分散程度进行控制，并可使该控制大大简化。

(3)可实现振荡频率的准确迁移。

并且，在VCO13中，通过使用IDAC(电流数/模变换器)，使得难以受到寄生容量的影响，这可实现振荡频率的精确迁移。

(4)此外，可对由于过程波动、温度波动和电源电压波动引起的离散进行有效处理。

根据来自V-I变换器(电压电流变换器)14的电流，通过使用当PLL 8处于锁定状态时的控制电流作为基准电流，VCO13改变用于对振荡频率进行控制的电流信号。为此，时钟生成电路不会容易受到由于过程波动、温度波动和电源电压波动引起的离散的影响。

例如，如果ICO16的输入电流是10mA，则时钟生成电路在10mH振荡。当PLL8在10MHz处于锁定状态，并且IDAC的输入电流波动±1％时，输入电流在9.9mA～10.1mA范围内波动，并且振荡频率在9.9MHz～10.1MHz范围内波动。在此情况下，由于过程波动、温度波动和电源电压波动，因而当ICO的输入电流为20mA时，假定它以10MHz振荡结束。IDAC使用20mA输入电流标准使输入电流波动±1％，输入电流在19.8mA～10.2mA范围内波动，并且振荡频率在9.9MHz～10.1MHz范围内波动。由于波动范围与不发生过程波动、温度波动或电源电压波动时相同，因而无法看出由过程波动、温度波动或电源电压波动造成的影响。

一方面，VCO13中的IDAC不依赖于来自V-I变换器(电压电流变换器)14的电流。也就是说，根据固定的标准电流，假定使用于对振荡频率进行控制的电流信号变化。当PLL8在10MHz处于锁定状态时，如果IDAC使输入电流波动±1％，则输入电流在9.9mA～10.1mA之间波动，而振荡频率在9.9MHz～10.1MHz之间的范围内波动。这与用于根据来自V-I变换器(电压电流变换器)的电流来修改电流信号的IDAC相同。在此情况下，由于过程波动、温度波动或电源电压波动，因而假定ICO16在具有20mA的输入电流时，以10MHz的振荡结束。

由于IDAC使用10mA固定输入电流的标准使输入电流波动约±1％，因而输入电流在19.9mA～20.1mA范围内波动，而振荡频率在9.95MHz～10.05MHz内波动。

把该情况与不发生过程波动、温度波动或电源电压波动时的情况进行比较，本发明的发明人已发现，波动范围减少到±0.5％，并且受过程波动、温度波动或电源电压波动的影响变大。

因此，通过根据来自V-I变换器(电压电流变换器)14的电流使用于对振荡频率进行控制的电流信号变化来使用IDAC，本发明可对由过程波动、温度波动或电源电压波动产生的离散进行控制。

图6示出了本发明第一实施例的电路图。

本实施例中的PLL18包括作为电流可变电路的IDAC(电流数/模变换器)，并改变振荡频率。

如图6所示，PLL18包括：1/N分频器19，相位比较器20，CP(电荷泵)21，环路滤波器22，VCO(压控振荡器)23，以及1/M分频器28，并且除了VCO23的结构以外，PLL18的结构一般与图1所示的常规PLL的结构相同。

图6所示的相位比较器20例如如图7所示构成。相位比较器20包括九个NAND电路和三个反相器电路。相位比较器20把标准时钟和操作时钟进行比较，并输出Up信号或Down信号。本发明不受该例限制。许多其他修改例和变动例也可由本领域技术人员使用。

图6所示的CP21(电荷泵)例如如图8所示构成，并根据从相位比较器提供的Up信号和Down信号来输出电压信号。CP21包括：一个电流源，三个NMOS晶体管和四个PMOS晶体管。Up信号被提供给在输出部内设置的NMOS晶体管。Down信号被提供给在输出部内设置的PMOS晶体管。电压信号从使NMOS晶体管与PMOS晶体管连接的节点被输出。本发明不受该例限制。许多其他修改例和变动例也可由本领域技术人员使用。

VCO23包括：V-I变换器(电压电流变换器)24，IDAC 25(电流数/模变换器)和ICO26(电流控制振荡器)。

并且，PLL18包括用于对IDAC 25进行控制的控制电路27。根据来自控制电路27的控制信号，IDAC25改变来自V-I变换器(电压电流变换器)24的电流信号，然后输出该电流信号。然后，ICO26输出与已变化的电流信号对应的振荡频率，从而使该振荡频率波动。

V-I变换器24例如如图9所示构成。V-I变换器24包括：一个OP放大器，两个NMOS晶体管和一个电阻器。输入电压Vi被变换为电流lo，然后被输出。本发明不受该例限制。许多其他修改例和变动例也可由本领域技术人员使用。

ICO26例如如图10所示构成，并使时钟以与输入电流Ii对应的频率振荡。ICO26包括：一个NMOS晶体管，两个PMOS晶体管，三个反相器和三个传输门。IDAC25例如如图11所示构成。本发明不受该例限制。许多其他修改例和变动例也可由本领域技术人员使用。

IDAC25是一种由n位构成的电流数/模变换器，并且也由包括电流反射镜电路在内的多个电流源构成。根据输入数字信号D0、D1…Dn来切断电流源，并输出与输入数字信号对应的模拟信号。

如图11所示，输入数字信号D0～Dn被提供给NMOS晶体管36-1～36-n。NMOS晶体管36-1～36-n执行切换操作，并选择与输入数字信号对应的电流源。也就是说，选择电流反射镜电路(由在NMOS晶体管35-1～35-n内存在的任一NMOS晶体管和NMOS晶体管34构成的电流反射镜电路)。电流从所选的电流反射镜电路流出，并且模拟信号从输出端子Iout被输出。

根据晶体管尺寸比(W/L)，例如，NMOS晶体管35-1～35-n的沟道宽度W与沟道长度L之比，为电流反射镜电路给出权重。在NMOS晶体管35-1～35-n上部的编号2n、2、4….2n表示给定权重。

在IDAC25中，前段部(front step portion)包括PMOS晶体管29、30和31以及NMOS晶体管32和33，并通过使标准时钟频率保持为中心来确定使ICO振荡频率变化的范围程度。例如，当从ICO使标准时钟频率的±20％的范围内的频率信号振荡时，把PMOS晶体管29、30和31的尺寸比设定在1∶0.8∶0.2的水平，并把NMOS晶体管32和33的晶体管尺寸比设定在1∶1的水平。通过这些设定，IDAC 25的前段部根据输入电流来控制ICO，以便使标准时钟频率在±20％的范围内的频率振荡。

图12示出了从控制电路27输出的控制信号的一例。从控制电路27输出的控制信号是图12所示的已调制波形。

图13(a)示出了作为图12所示的控制电路27的第一例的控制电路37。

控制电路37是计数器电路组合的逻辑电路。控制电路37包括增减计数器(Up-Down counter)38和分频计数器39。增减计数器38是以时钟CLK为基础并进行增减。如图13(b)所示，分频计数器39把时钟CLK分为1/8，并且为了对增减计数器38的增减进行切换，输出增减切换信号。例如，当增减切换信号是“1”时，增减计数器38使时钟CLK对应部分递增。当增减切换信号是“0”时，使时钟CLK对应部分递减。结果，控制信号成为图14所示的已调制波形。

图15示出了作为图12所示的控制电路27的第二例的控制电路40。

控制电路40包括微计算机41。根据微计算机41的控制，该控制电路输出图12和图14所示的控制信号。

图16示出了作为图12所示的控制电路27的第三例的控制电路42。

控制电路42包括：寄存器43，微计算机44和存储器45。根据微计算机44的控制，已存储在存储器45内的内容被临时存储在寄存器43内。已存储在寄存器43内的内容作为控制信号被输出。

图17示出了从图12所示的控制电路27输出的控制信号的一例。

图18是当使用图17的数据作为控制信号进行调制时的频谱。

图19是当使用图12的数据作为控制信号进行调制时的频谱。如图19所示，当使用图12的数据作为控制信号时，存在专用频谱两端可实现小峰值的情况。在此情况下，两端的频率为出现次数最大的频率。然而，对于电子装置，由于通常把这些装置设计成按照频谱的中心部的频率进行操作，因而期望的是使出现次数最大的频率作为频谱的中心部。

结果，使用图17所示的数据作为控制信号。通过使最大值附近和最小值附近的斜度变陡，可减少两端的频率出现次数。并且，通过使控制信号附近的斜度变得不太陡，可增加中心部的频率出现次数。

通过使用图17所示的数据作为控制信号，可使中心部的频率的出现次数最大，以便获得图18所示的频谱。

除此以外，从控制电路27输出的控制信号也可以是随机生成的数据。

这样，在本发明的第一实施例中，使用IDAC25使提供给ICO26的电流可变，随后使ICO26的振荡频率可变。结果，使图4所示的振荡频谱的峰值分散，并使从PLL18辐射的电磁波减少。

在本发明的第一实施例中，振荡频率在极短时间内可变，并且从PLL18振荡的平均频率与常规PLL1完全相同，因而没有问题。

图20示出了本发明的第二实施例。

本发明的图20是用于同时生成第一时钟(CLK1)和第二时钟(CLK2)的时钟生成电路。通过使任何一个时钟的频率可变，可减少来自时钟生成电路的电磁辐射。

例如，依据电子装置，某些组件或部件需要精确时钟。在这些组件中，甚至使时钟频率发生非常轻微的波动也是不可能的。

本发明的第二实施例是为收容这些组件的电子设备而设计的，并确保使可以生成的多个时钟内的频率不会波动。

本发明第二实施例中的时钟生成电路46包括：CLK1时钟生成部，其包括用于输出第一操作时钟CLK1的PLL47；以及CLK2时钟生成部，用于在收到来自PLL47的电流信号之后输出第二操作时钟CLK2。

CLK1时钟生成部包括：1/N分频器48，相位比较器49，CP(电荷泵)50，环路滤波器51，VCO(压控振荡器)52，以及1/M分频器55。除了VCO的构成以外，PLL47的构成一般与图6所示的PLL18相同。

VCO 52包括V-I变换器53和ICO1(电流控制振荡器)54。

V-I变换器53把从环路滤波器51提供的电压信号变换为电流信号，并且ICO1 54输出第一时钟CLK1和与电流信号对应的频率。

IDAC57包括CLK2时钟生成部，并根据来自控制电路56的控制信号来改变从VCO 52和V-I变换器53输出的电流信号，并输出该信号。ICO2 58按照与所修改的电流信号对应的频率输出CLK2，然后改变振荡频率。然而，控制电路56具有与图13、图15和图16所示的控制电路相同的构成，但不限于仅这种类型的构成。

由于不能使在CLK1时钟生成部内生成的CLK1的频率可变，因而也无法减少电磁辐射。然而，通过把来自IDAC 57的可变电流信号提供给ICO2 58，可使在CLK2时钟生成部内生成的第二时钟CLK2的频率可变。因此，本发明第二实施例中的时钟生成电路可有效减少电磁辐射。

图21示出了本发明的第三实施例。

本发明的第三实施例一般具有与图20所示的第二实施例相同的构成。第三实施例与第二实施例的不同点是，如何在构成第一时钟生成部的PLL的VCO内设置校正IDAC67。

现考虑以下情况，即：IDAC72不改变来自V-I变换器66的电流信号。用于提供来自V-I变换器66的相同电流信号的ICO1 68和ICO2 73应实际输出频率相同的时钟。然而，由于制造过程中的离散，存在时钟差异的情况。

为此，在V-I变换器66和ICO1 68之间插入用于对来自V-I变换器66的电流信号进行校正的IDAC67。该校正IDAC 67由ICO2 68进行控制。把对由制造不一致引起的误差进行校正的电流信号提供给ICO1 68。由于对该误差进行校正，PLL60包括第一时钟生成部，并也可生成第一时钟CLK1。该构成也可实现一种高精度时钟生成电路。用于对校正IDAC 67进行控制的控制电路(70)的构成也可用于调整目的，并且可以例如是诸如GND线夹和电流源线夹那样的端子线夹(terminal clip)，或者可以由寄存器构成。

然而，在本发明的第三实施例中，与本发明的第二实施例类似，根据由IDAC 72提供给ICO2 73的可变电流信号，可使由第二时钟生成部生成的CLK2的频率可变。因此，第三实施例中的时钟生成电路也可大幅减少电磁波辐射。

图22示出了本发明的第四实施例。

第四实施例一般具有与图6所示的第一实施例相同的结构。第一实施例和第四实施例的不同点是，使用附装LPF(低通滤波器)的IDAC79。

图23示出了附装LPF的IDAC的一例。本发明不受该例限制。许多其他修改例和变动例也可由本领域技术人员使用。

图23所示的IDAC一般具有与图11所示的IDAC相同的构成。然而，IDAC包括LPF，该LPF由电流输出部中的PMOS晶体管93和96、电阻器94、电容器95以及NMOS晶体管97和98构成。

在IDAC中，存在以下情况，即：在改变输入数据时，在输出电流中发生假信号脉冲(噪声)。如果该假信号脉冲被发送到ICO，则ICO输出与该假信号脉冲对应的高频信号。结果，PLL移出锁定状态，并会处于不能保持在标准频率中的阶段。

因此，使用一种包括用于使输出电流平滑并消除所产生的假信号脉冲的LPF的IDAC，可防止PLL移出锁定状态。因此可提供一种具有高精度的PLL。

根据以上所述，本发明可获得以下效果。

(1)可有效使振荡频谱扩散，并可减少电磁辐射。

(2)可自由设定振荡频谱的扩散程度。

(3)可实现振荡频谱的准确迁移。

(4)也可对由于过程波动、温度波动和电源电压波动等引起的离散进行有效处理。

由于本发明可获得以上效果，因而它在有必要对电磁辐射进行控制的电子装置，例如打印机内是特别有用的。通过以上说明并结合附图，本领域技术人员将了解本发明的其他方面和优点。以上仅是通过举例方式对本发明原理所作的说明。