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机译:用于高速时钟生成的全数字锁相环
CMOS digital integrated circuits; digital control; digital phase locked loops; frequency synthesizers; high-speed integrated circuits; integrated circuit design; jitter; system-on-chip; timing; 0.3 micron; 100 mW; 3.3 V; 45 to 510 MHz; SoC applications; all-digital PL;
机译:用于高速时钟生成的全数字锁相环
机译:用于扩频时钟发生器的基于相位旋转器的全数字锁相环
机译:基于全数字锁相环(ADPLL)的时钟恢复电路
机译:用于高速时钟生成的全数字锁相环
机译:使用具有矢量旋转技术的全数字锁相环实现高速8-PSK调制解调器的DSP载波恢复。
机译:高速调频原子力显微镜的宽带低延迟锁相环电路设计的定量比较
机译:用于高速时钟生成的全数字锁相环