机译:开放行策略下的多列DRAM设备可组合的最坏情况延迟分析
Univ Waterloo, Dept Elect & Comp Engn, Waterloo, ON, Canada;
Univ Waterloo, Dept Elect & Comp Engn, Waterloo, ON, Canada;
Univ Waterloo, Dept Elect & Comp Engn, Waterloo, ON, Canada;
Timing analysis; DRAM; Memory controller;
机译:多克隆行DRAM:低延迟和面积优化的DRAM
机译:低于30nm DRAM技术的鞍形鳍阵列器件中掺杂轮廓修改对行锤效应的抑制
机译:行访问时间与刷新定时之间的关系启发了DRAM延迟优化
机译:多请求者系统中DRAM延迟的最坏情况分析
机译:具有非常规行缓冲区大小的节能DRAM缓存的研究和分析。
机译:用于低延迟和低功耗3D堆叠DRAM的DRAM中缓存管理
机译:开放行策略下多排DRAM器件的可组合最坏情况时延分析