高機能FFによる微小遅延故障検出技術の小面積化手法

摘要

As continuous process scaling produces large-scale chips, small-delay defects become one of the major chip-reliability limiters. Small-delay defect detection techniques for LSI screening have been developed, which can successfully detect outlier chips among normally-distributed chips using a self-testing scan-FF. In this paper, Area reduction technique is proposed. As a result, we realized 10% chip area reduction by sharing a part of functions of self-testing FF among the some scan-FF.%プロセス技術の微細化・チップの高集積化に伴い微小遅延故障がチップの信頼性を下げる大きな要因の一つになっている。我々はこれらの遅延故障を選別するために遅延統計を利用した微小遅延故障検出技術を提案し、そのための回路技術を開発してきた。本稿では、テストのために従来各FFに集積していたレジスタを複数のFFで共有することで回路面積を削減する技術を提案する。この手法により回路面積の10％削減を実現した。