スイッチブロックのトポロジに着目したFPGAの配線テスト手法

摘要

通常のLSIではATPG（Automatic Test Pattern Generation）ツールを利用した出荷テストが行われる.しかし，専用回路のASICとは異なり，実装論理が固定されていないFPGAにはATPGツールが対応していない.このため効率良いテスト，および高いテスト網羅率を得るためには，デバイスアーキテクチャの開発段階でテスト容易化設計（DFT：DesignFor Testability）が必要となる.本研究ではWiltonスイッチブロックのもつ特徴を利用したテスト容易なデバイスアーキテクチャおよびそのテスト手法を提案する.配線部を対象として縮退故障検出のためのフォルトカバレッジを計測したところ，5種類のテストパタンを用いて100％のカバレッジを達成した.%In general, an ATPG(Automatic Test Pattern Generation) is used to test LSI. However, because logic function and wiring route in FPGA are not fixed, it is difficult to employ ATPG unlike application specific circuits, it is necessary to consider design for testability in order to acheive high efficient test and fault coverage. In this study, we propose a easily testable architecture and a test scheme focused on wilton switch block. As a result, our proposed scheme acheived 100% of stuck-at fault coverage on interconnects by using 5 test pattern.