Interface state creation and charge trapping in the medium-to-high gate voltage range (V/sub d//2<or=V/sub g/>or=V/sub d/) during hot-carrier stressing of n-MOS transistors

Doyle B.; Bourcerie M.

首页> 外文期刊>IEEE Transactions on Electron Devices >Interface state creation and charge trapping in the medium-to-high gate voltage range (V/sub d//2or=V/sub d/) during hot-carrier stressing of n-MOS transistors

【24h】

Interface state creation and charge trapping in the medium-to-high gate voltage range (V/sub d//2or=V/sub d/) during hot-carrier stressing of n-MOS transistors

机译：在n-MOS的热载流子应力期间，在中高栅极电压范围（V / sub d // 2 <或= V / sub g />或= V / sub d /）中的接口状态创建和电荷陷阱晶体管

获取原文

获取原文并翻译 | 示例

开具论文收录证明 >>

页面导航

摘要
著录项
引文网络
相似文献
相关主题

摘要

The conditions of hot-carrier stressing of n-MOS transistors have been studied in order to investigate the types of damage arising from the stressing in the gate voltage range V/sub d//2

机译：为了研究栅极电压范围V / sub d // 2 <或= V / sub g / <或=中的应力所引起的损坏类型，已经研究了n-MOS晶体管的热载流子应力条件。 V / sub d /。尽管在V / sub g / = V / sub d // 2处看到了V / sub t /退化的最大值，但是在较高的栅极电压下（在V / sub g / = V / sub d或附近）会发生相当大的应力破坏。 /）。与V / sub g / = V / sub d // 2所看到的功率定律相比，这种应力损伤随时间遵循不同的幂定律。使用动态应力实验和交替的静态注入阶段对损伤的检查表明，在V / sub g / = V / sub d /处，氧化物捕获的电荷（N / sub ox /）大部分是损伤的原因，而在V / sub g / = V / sub d // 2来自接口状态（N / sub ss /）的创建。对栅极电流条件的检查表明，在最大电子栅极电流的条件下会形成氧化物陷阱，这表明热电子是造成损坏的原因。对损伤的时间演变的分析表明，根据应力电压条件，在一次应力作用下可以看到两种类型的损伤（N / sub ox /和N / sub ss /）。

著录项

来源
《IEEE Transactions on Electron Devices》 |1990年第3期|P.744-754|共11页
作者
Doyle B.; Bourcerie M.;
展开▼
作者单位

展开▼
收录信息美国《科学引文索引》(SCI);美国《工程索引》(EI);
原文格式 PDF
正文语种 eng
中图分类无线电电子学、电信技术;
关键词

相似文献

外文文献
中文文献
专利

1. Characterization of oxide trap and interface trap creation during hot-carrier stressing of n-MOS transistors using the floating-gate technique [J] . Doyle B.S., Faricelli J. IEEE Electron Device Letters . 1993,第2期

机译：使用浮栅技术在n-MOS晶体管的热载流子应力过程中表征氧化物陷阱和界面陷阱的形成
2. Comments on 'The generation and characterization of electron and hole traps created by hole injection during low gate voltage hot-carrier stressing of n-MOS transistors' (with reply) [J] . Heremans P., Bellens R. IEEE Transactions on Electron Devices . 1992,第2期

机译：关于“在n-MOS晶体管的低栅极电压热载流子应力期间由空穴注入产生的电子和空穴陷阱的生成和表征”的评论（带回复）
3. The generation and characterization of electron and hole traps created by hole injection during low gate voltage hot-carrier stressing of n-MOS transistors [J] . Doyle B.S., Bourcerie M. IEEE Transactions on Electron Devices . 1990,第8期

机译：在n-MOS晶体管的低栅极电压热载流子应力期间由空穴注入产生的电子陷阱陷阱的产生和表征
4. Charge Trapping and Interface States Generation During Hot-Carrier Stressing of Simox N-Channel Mosfet's [C] . Zaleski, A., Hanjra, . 2001

机译：Simox N沟道Mosfet的热载流子应力期间的电荷陷阱和界面状态生成
5. Charge Trap Transistors (CTT): Turning Logic Transistors into Embedded Non-Volatile Memory for Advanced High-k/Metal Gate CMOS Technologies [D] . Khan, Faraz. 2020

机译：电荷陷阱晶体管（CTT）：将逻辑晶体管转换为高级高k /金属门CMOS技术的嵌入式非易失性存储器
6. Voltage-Polarity Dependent Programming Behaviors of Amorphous In–Ga–Zn–O Thin-Film Transistor Memory with an Atomic-Layer-Deposited ZnO Charge Trapping Layer [O] . Dan-Dan Liu, Wen-Jun Liu, Jun-Xiang Pei, 2019

机译：带有原子层沉积ZnO电荷陷阱层的非晶In-Ga-Zn-O薄膜晶体管存储器的电压极性相关编程行为
7. Extraction of near interface trap density in top gated graphene transistor using high frequency current voltage characteristics [O] . Himanshu Madan, Matthew J. Hollander, Joshua A. Robinson, 2012

机译：用高频电流电压特性提取顶栅石墨烯晶体管近界面陷阱密度。

Interface state creation and charge trapping in the medium-to-high gate voltage range (V/sub d//2or=V/sub d/) during hot-carrier stressing of n-MOS transistors

摘要

著录项

引文网络

相似文献

相关主题

期刊订阅