机译:HEVC / H.265的快速搜索变运动估计加速器的残数系统硬件设计
Macquarie Univ, Sch Engn, Sydney, NSW 2109, Australia;
Charles Sturt Univ, Bathurst, NSW 2795, Australia;
Macquarie Univ, Sch Engn, Sydney, NSW 2109, Australia;
Residue number system (RNS); high-efficiency video coding (HEVC); motion estimation (ME); very large scale integration (VLSI) architecture;
机译:具有新系统管线设计的8K H.265 / HEVC视频解码器芯片
机译:将GPCE原理用于硬件系统和加速器:(弥合硬件设计的空白)
机译:基于机器学习硬件加速器的目标识别系统设计
机译:深度学习硬件加速器的共同设计系统
机译:节能电路和用于基因组测序的硬件和硬件加速器设计系统
机译:适用于车载Ad-Hoc网络的低复杂度且硬件友好的H.265 / HEVC编码器
机译:单洞中的三条蛇:sOsEmaNUK的首个系统硬件加速器设计,可选蛇形和sNOW 2.0模式*