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时钟提取与抖动衰减数字锁相环设计研究

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摘要

文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析.

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来源
《光通信研究》|2003年第5期|46-49|共4页
作者
蒋林; 章倩苓; 谢晓燕;
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作者单位

复旦大学,专用集成电路与系统国家重点实验室,上海,200433;

西安邮电学院,计算机系,陕西,西安,710061;

复旦大学,专用集成电路与系统国家重点实验室,上海,200433;

西安邮电学院,计算机系,陕西,西安,710061;

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原文格式 PDF
正文语种 chi
中图分类光波通信、激光通信;
关键词
时钟提取; 抖动衰减; 数字锁相环; 专用集成电路设计;
入库时间 2023-07-25 20:26:09

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