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一种降低时钟锁相环抖动的技术研究

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摘要

高速SERDES串行器内部锁相环的参考时钟有严格的要求,根据某25Gbps数据率SERDES芯片的156.25MHz参考时钟的随机抖动均方差要求,进行锁相环电路设计,根据实测结果,对降低时钟锁相环抖动方案进行技术研究,通过时钟锁相环电路设计优化,从而得到低抖动锁相环优化配置方案.

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来源
《通信技术》|2020年第12期|3116-3121|共6页
作者
冯景; 张繁;
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作者单位

亿嘉和科技股份有限公司江苏南京 210012;

上海诺基亚贝尔股份有限公司江苏南京 210037;

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原文格式 PDF
正文语种 chi
中图分类逻辑电路;
关键词
SERDES; 随机抖动均方差; 锁相环; 抖动;
入库时间 2022-08-19 04:28:50

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