SERDES
SERDES的相关文献在2002年到2023年内共计298篇,主要集中在无线电电子学、电信技术、自动化技术、计算机技术、肿瘤学
等领域,其中期刊论文142篇、会议论文3篇、专利文献153篇;相关期刊57种,包括电信技术、电子与电脑、电子产品世界等;
相关会议3种,包括中国通信学会第五届学术年会、第九届计算机工程与工艺全国学术年会、中国通信集成电路技术与应用研讨会等;SERDES的相关文献由529位作者贡献,包括王鹏、田泽、钱浩立等。
SERDES
-研究学者
- 王鹏
- 田泽
- 钱浩立
- 宣学雷
- 李宁
- 李沛杰
- 沈剑良
- 胡封林
- 邵刚
- 郭阳
- 高鹏
- 丁浩
- 刘勤让
- 刘培国
- 刘晨曦
- 刘继斌
- 吕平
- 吴俊辉
- 周炜
- 孙俊清
- 徐延林
- 查淞
- 沈寒冰
- 濮国亮
- 虎艳宾
- 袁磊
- 黄贤俊
- 龚广伟
- 侯绍铮
- 俞剑明
- 刘必慰
- 吴振宇
- 吴涛
- 周力君
- 唐龙飞
- 宋睿强
- 张传波
- 张晓峰
- 张杰
- 张进
- 徐智勇
- 朱世凯
- 李奇
- 林杰
- 梁斌
- 池雅庆
- 王东
- 王永胜
- 秦济龙
- 经继松
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吴广智;
邢丽娜;
李健铎;
孟宪华
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摘要:
随着对信息流量需求的不断增长,基于Xilinx的selecte io接口的serdes串行通信技术能够取代并行接口通信,以满足系统对传输宽带的要求。本设计来源于东软Westlake超声系统,实现无需手动调整IO延时便可以快速无误地传输板间通信数据,解决了以往需要耗费大量时间调整延时带来的数据传输错误的严重问题,并保证了数据传输的正确性。
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李沛杰;
沈剑良;
苑红晓;
王永胜;
夏云飞;
张传波
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摘要:
为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议Ser-Des电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的SerDes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求.
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摘要:
迪思半导体有限公司宣布:深圳玩视科技有限公司(HDCVT)采用莱迪思FPGA器件提供的丰富高速SERDES资源和灵活的I/O接口,实现双通道3G SDI转HDMI/VGA/RGB桥接,适用于专业音视频传输、处理及控制类设备。莱迪思中国销售副总裁王诚先生表示:“玩视科技有限公司作为本地领军企业,专注音频和视频设备的设计、制造和销售。我们很高兴看到他们的产品选用我们的FPGA器件,莱迪思FPGA可实现各类灵活的桥接解决方案,并且通过我们资深的研发和应用工程方面的经验,满足他们的各类需求,帮助他们缩短产品上市时间。”
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毕彦峰;
李杰;
胡陈君
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摘要:
针对离线式弹载数据采集存储设备小型化需求,设计了一种基于FPGA的LVDS(Low-Voltage Differential Sig-naling)无时钟高速数据传输系统.在不外挂接口芯片的情况下,用板载时钟代替差分时钟,仅使用一对差分管脚即可完成一路LVDS无时钟数据传输,系统中数据接口较多时可以很大程度上减少板卡体积.通过提高FPGA内部SERDES(Serializer-Deserializer)反串行化比例以及数据进行8B/10B编码解决鉴相器失效的问题,并以此为板载时钟提供准确的相位信息来对齐串行数据和模拟时钟,最后按照模拟时钟将串行LVDS数据反序列化,从而达到板载时钟代替LVDS随路时钟的目的,以此实现基于FPGA无随路时钟的LVDS高速传输.试验表明,该系统能够可靠、有效工作,具备一定工程实用价值.
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刘川辉;
张小辉;
史晓杰
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摘要:
文章提出了一种基于FPGA的光纤传输板卡设计方法.其核心是通过选配不同的外围硬件电路和FPGA内部模块,实现不同类型系列的板卡,可以大大降低设备/板卡的研发周期和风险.该设计硬件架构简单、集成度高.核心功能采用FPGA实现,其代码可移植.通过移植到国产FPGA,可以大大提高自主可控化.
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冯景;
张繁
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摘要:
高速SERDES串行器内部锁相环的参考时钟有严格的要求,根据某25Gbps数据率SERDES芯片的156.25MHz参考时钟的随机抖动均方差要求,进行锁相环电路设计,根据实测结果,对降低时钟锁相环抖动方案进行技术研究,通过时钟锁相环电路设计优化,从而得到低抖动锁相环优化配置方案.
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王俊杰;
万书芹;
季惠才;
陶建中;
杨阳
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摘要:
本文设计并实现了一种四路并行的8B/10B编码电路,通过了NCVerilog仿真验证,在某65nm工艺库下工作频率可达405MHz,可支持16.2Gbps的串行数据传输速率,占用逻辑资源面积1832μm^2,并作为JESD204B协议中的8B/10B编码模块已应用于某高速ADC芯片的SerDes接口电路中.经实际电路测试,本设计达到了JESD204B协议标准的12.5Gbps最高传输速率要求.
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吴剑箫;
王鹏;
吴涛;
高鹏;
陈文涛
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摘要:
SERDES(串行解串)技术因其传输速率高、抗干扰能力强等优点已成为主流的高速接口物理层规范.但由于上层PCS(物理编码子层)需设置弹性缓冲、编解码等功能,导致系统传输延时较高,无法直接应用于处理器直连等延迟敏感应用领域.介绍了一种基于同源相位补偿缓冲(Synchronous Phase Compensation Buffer,SPCB)的PCS架构的设计实现,可应用于延时敏感的SERDES接口传输系统.该架构具有高吞吐率和超低延时的特点,通过定制的SPCB,单通道32 Gb/s时,发送与接收通路传输延时为10 ns左右,约为业界典型PCS方案的一半,达到Intel与AMD 并行CPU直连接口(QPI和HT)的延时水平.该PCS架构可通过28 nm/16 nm/7 nm工艺物理实现,已应用于多款国产处理器直连接口.
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湛伟
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摘要:
本文回顾了Serdes的发展历程,提出了Serdes技术分代及其特点,讲述当前国内外Serdes的技术现状,以及Serdes技术的发展趋势,对Serdes架构和各模块技术演变、关键技术挑战进行了分析,并从协议、电路设计、信号完整性、发展趋势几个维度加以详细讨论.
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