基于Verilog HDL的SPI IP核的设计及仿真实现

摘要

cqvip:随着SOC的规模不断扩大,集成的IP模块不断增多,复杂程度不断加大,使得片上各个模块之间的通信问题越来越突出,为了解决这一问题,本文针对SOC片上系统的SPI接口设计,目标是实现适用于SOC设计并且符合SPI通行协议的IP核,让SOC通过此SPI核可以与外围设备通信,中间以片上总线Wishbone为接口,应用VerilogHDL编程时,在遵循SPI协议、实现基本SPI通信的基础上,将RTL级逻辑门数尽可能的减少。保留规定的四个外部信号,将SPI主机与从机分开,仅设计SPI_MASTER Core,利用控制寄存器进行状态控制,省去时钟极性与相位配置,直接与Wishbone总线连接。其次围绕着SPIIP核的设计与实现来讨论和研究SOC设计中IP设计的方法,最后在linux环境下的EDA平台上,用Ncverilog进行仿真,最终得到了较满意的仿真结果,所有仿真模式全部通过。