基于矩阵分裂的QC-LDPC码译码方法的FPGA实现

摘要

针对高码率的QC-LDPC 码设计了一种新的LDPC码硬件译码结构.依据基于矩阵分裂的高效部分并行译码方法,该硬件译码结构将原监督矩阵分裂成两个子矩阵,使原本的校验节点更新运算被拆分成两次处理,有效地降低了BP选代运算的复杂度;通过组织子矩阵校验节点更新运算与变量节点更新运算的先后顺序,可以使得不同子矩阵的校验节点更新运算与变量节点更新运算同时进行,从而提高译码器的译码速率.该结构对现有译码方法中的log-BP算法以及变量节点运算单元VNU和校验节点运算单元CNU进行了相应的调整和改进.实现结果表明,与现有结构相比,CNU和VNU规模缩减一半,硬件资源总体节省1,3;另外,该结构使校验节点单元与变量节点单元结构趋于对称,有利于设置更少的流水线级数获得更好的时钟性能.该硬件结构适用于大长度、高码率的QC-LDPC码译码.