基于有限域的QC-LDPC码构造及其迭代译码器的FPGA设计和实现

摘要

低密度奇偶校验码(low density parity check, LDPC)于1962年由R.Gallager提出，是一类具有稀疏校检矩阵的线性分组码。但受限于当时的计算处理水平，LDPC码长期被人们忽视，直到1996年才被Mackay、Neal等人证明其具有逼近Shannon限的性能。随着LDPC码研究的不断深入，LDPC码的一个重要的子类——QC-LDPC码被提出，QC-LDPC码将普通的LDPC码进行分块，既继承了LDPC码的稀疏特性和随机特性，又在每个子块中引入了循环移位特性。在保持LDPC码的优良性能的前提下，大幅的降低了编译码的复杂度。
　　本文在介绍LDPC码的基础上，引入QC-LDPC码的概念。首先介绍了一种基于有限域的QC-LDPC码构造方法，并给出了适合该类型QC-LDPC码的编码方法和编码器结构。接着对LDPC码的几种常用译码算法进行介绍和分析，在TPMP译码算法基础上重点分析了TDMP译码算法，并根据校验矩阵的结构特点对TDMP译码算法进行改进，进一步克服冗余迭代。最后通过软件仿真对译码性能进行了比较，选择TDMP算法作为译码器硬件实现的译码算法，并确定硬件实现中的量化准则。
　　在分析介绍了LDPC码的几种译码结构的优缺点后，根据本文采用的QC-LDPC码的结构特点，采用改进的分层译码结构来设计译码器，并详细介绍LDPC码译码器整体结构及各个子模块的功能，使用Verilog硬件描述语言，完成译码器的设计。使用QuartusⅡ软件对Altera公司的EP3SE260H780C2芯片完成编译，在ModelSim中对译码器设计进行仿真测试。测试结果显示，改进校验模块设计可以有效的克服冗余迭代，提高硬件资源利用率，译码器稳定的输出译码序列。在译码器的工作时钟频率设定为21MHz，5次迭代情况下，数据吞吐率能达到92.76Mbps。

目录

摘要

缩略词

第一章 绪论

1．1 通信系统信道编码技术

1．2 LDPC码的发展与研究

1．3 LDPC码硬件实现研究现状

1．4 论文内容安排

第二章 LDPC码概述

2．1 线性分组码的基本概念

2．2 LDPC码的基础知识

2．2．1 LDPC码的矩阵表示

2．2．2 LDPC码的Tanner图表示

2．2．3 LDPC码的分类

2．3 QC-LDPC码的定义

2．4 基于有限域的QC-LDPC码校检矩阵构造

2．4．1 有限域

2．4．2 基于有限域的校验矩阵的构造方法

2．4．3 QC-LDPC校验矩阵构造软件平台

2．5 本章小结

第三章 LDPC码编码技术

3．1 LDPC码编码方法

3．1．1 基于高斯消元的编码

3．1．2 基于近似下三角矩阵的编码

3．2 QC-LDPC码的编码方案选择

3．2．1 直接根据校验矩阵H进行编码

3．2．2 根据生成矩阵G进行编码

3．3 本章小结

第四章 LDPC码译码技术

4．1 BP算法

4．2 对数似然比表示的BP算法

4．3 标准最小和译码算法

4．4 归一化最小和译码算法

4．5 TDMP译码机制

4．5．1 TDMP下的BP算法

4．5．2 改进的TDMP译码算法

4．6 译码算法性能仿真对比

4．6．1 对数似然比置信传播算法与最小和算法的译码性能比较

4．6．2 最小和算法与归一化最小和算法的译码性能比较

4．6．3 TPMP算法与TDMP算法的译码性能比较

4．7 量化方案选择

4．8 本章小结

第五章 QC-LDPC码译码器的FPGA设计

5．1 FPGA开发平台及设计流程

5．2 LDPC码译码器结构

5．2．1 串行结构

5．2．2 全并行结构

5．2．3 部分并行结构

5．2．4 分层译码结构

5．3 译码器整体结构设计

5．4 译码器各个子模块的具体设计

5．4．1 数据输入缓冲模块

5．4．2 校验变量节点处理模块

5．4．3 校验节点信息存储模块

5．4．4 变量节点信息存储模块

5．4．5 控制模块

5．4．6 校验模块

5．4．7 数据输出缓冲模块

5．5 本章小结

第六章 QC-LDPC码译码器仿真测试与分析

6．1 译码器资源消耗分析

6．2 译码器仿真测试

6．3 译码器性能分析

6．4 本章小结

第七章 结论

参考文献

致谢

在学期间的研究成果及发表的学术论文