基于M4结构的混合逻辑全加器设计

摘要

针对全加器速度和功耗日益突出的矛盾,提出一种基于M4结构的混合逻辑全加器(HLM4-FA)设计方案.通过两个独立的部分分别产生输出信号,减小电路模块间内部信号的输出负载,优化器件的延时.针对不同的模块,采用混合逻辑设计方法,克服单一逻辑设计电路的局限性,降低电路的功耗,从而降低全加器的功耗延时积.与Hybird、Hybird_CMOS和SR_CPL_Buffer全加器相比,延时和功耗延时积减小分别达33%和37%,有效节省了电路能耗.