基于Verilog HDL的并口总线设计与仿真

摘要

本文介绍了FPGA/CPLD作为外设挂接在MCU并口总线上的工作原理,使用Verilog HDL进行了模块化设计,并进行了仿真验证,还指出了使用双向端口(inout)和三态门(tri)应注意的问题,以期为相关学者提供参考。