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一种对Verilog HDL进行行为仿真的方法

摘要

本发明公开了一种对Verilog HDL进行行为仿真的方法,包括获取当前仿真时刻的5个事件队列,检测队列A是否为空,若不为空,依次执行队列A中事件的处理函数;检查队列B是否为空,如果不为空,依次执行队列B中事件的处理函数;检查队列C是否为空,如果不为空,依次执行队列C中事件的处理函数;检查队列B是否为空,如果为空,检查队列D是否为空,如果不为空,依次执行队列D中事件的处理函数;检查队列B是否为空,如果为空,检查队列D是否为空,如果为空,检查是否触发了系统函数,如果触发了,依次执行队列E被触发的系统函数,完成当前仿真时刻的队列。在保证与verilog标准语义一致的前提下,更容易使用编程语言实现。

著录项

  • 公开/公告号CN114528793A

    专利类型发明专利

  • 公开/公告日2022-05-24

    原文格式PDF

  • 申请/专利权人 湖南泛联新安信息科技有限公司;

    申请/专利号CN202210427569.0

  • 发明设计人 王彦鹏;李立;谢辉;

    申请日2022-04-22

  • 分类号G06F30/3308;

  • 代理机构长沙市护航专利代理事务所(特殊普通合伙);

  • 代理人张洁

  • 地址 410005 湖南省长沙市开福区伍家岭街道栖凤路486号凯乐微谷商务中心1栋1710、1711房

  • 入库时间 2023-06-19 15:24:30

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2022-05-24

    公开

    发明专利申请公布

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