基于Verilog HDL语言的一种奇偶校验码与极化码级联的编码器设计与仿真

摘要

极化码(Polar Code)将信道极化为一类信道容量几乎接近于1和一类信道容量几乎趋近于0的两类信道.通过极化得到的信道容量趋近于1的信道,是目前理论上唯一能够被严格证明可以达到香农极限的编码方案.为了降低极化码对循环冗余检验(Cyclic Redundancy Check,CRC)的额外硬件开销,本文根据奇偶校验码(Parity-Check-Concatenated,PCC)与极化码级联的编码方案,提出了一种基于Verilog的PCC的FPGA编码方案.仿真结果证明,该方案在两种校验模式下均可使用.