一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现

摘要

介绍了一种基于4脉冲幅度调制(PAM4)SERDES接收机中的专用数字信号处理器(DSP),主要解决高速串行接口中在50~64 Gb/s的超高速传输速率和20~30 dB大幅度信道衰减下的数据恢复问题.该DSP的32路并行结构使系统能够处理50~64 Gb/s的高速数据信号;同时,应用了16-tap的前馈均衡器(FFE),解决了20~30 dB大幅度信道衰减下的数据恢复问题;运用了最小均方算法(LMS)的自适应算法与FFE结合使用,使其能够在不同的信道衰减下都能够自适应的找到最佳的高频补偿并消除传输信道所产生的衰减影响和码间干扰(ISI)问题;同时,为解决传统判决反馈均衡器(DFE)在实现并行结构时带来的反馈环路的时序紧张问题,采用了预判决式结构改良的DFE,其级联在FFE后用来消除剩余的ISI并判决出正确数据信号从而配合FFE均衡恢复出原数据信号.该DSP架构在通过仿真验证后利用28nm CMOS工艺进行了加工制造,通过仿真验证和测试验证发现其能够在50 Gb/s的传输速率和20~30 dB信道衰减下达到良好的均衡效果.最终的DSP芯片面积为2.02 mm^(2),误码率最低到5.21e-9.