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卢勇威; 韦禄民;
广西职业技术学院电子机械工程系;
异步时序逻辑电路; 波形图; 逻辑分析;
机译:异步时序逻辑电路中的故障影响
机译:无竞赛状态分配,用于合成大规模异步时序逻辑电路
机译:自动化异步时序逻辑电路的设计
机译:时间符号仿真,用于逻辑电路异步行为的准确时序验证
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机译:采用传输晶体管迭代逻辑阵列的异步时序电路设计
机译:用于生成逻辑电路的时序约束模型的方法和程序以及采用时序约束模型的时序驱动布局方法
机译:逻辑电路的时序分析程序,在时序分析方式和
机译:使用输入信号预测变量和转换时间自动生成用于分析相关逻辑单元的时序裕量和信号偏斜的示意图和波形图的方法
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