机译:异步时序逻辑电路中的故障影响
机译:使用异步逻辑设计抵抗恶意故障注入的抗性电路
机译:基于模糊延迟模型的故障模拟器,用于异步时序电路中的串扰延迟故障测试生成
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机译:状态机过渡以避免异步顺序逻辑电路中的竞争条件
机译:时序电路中串扰故障的高级测试方法
机译:异步逻辑电路的化学反应网络设计
机译:通过可测试性逻辑将输出屏蔽应用于同步时序电路中不可检测的故障
机译:采用传输晶体管迭代逻辑阵列的异步时序电路设计