面向DSP芯片时钟的PLL设计

摘要

在研制的DSP芯片中，将芯片的时钟系统分为CPU时钟、系统时钟、模拟时钟、看门狗时钟四个不同的时钟区域，PLL模块对时钟系统进行锁相和稳频，通过PLL时钟控制器的控制和部分指令可以选择不同的时钟频率或省电方式。在本文中，重点介绍了我们设计的锁相环组成的鉴相器、环路滤波器、压控振荡器、分频器、电流泵的电路。