一款低功耗DSP芯片的PLL设计及物理实现

摘要

进入21世纪以来，集成电路进入了一个高速发展的阶段，系统复杂程度呈现不断上升的趋势，而电路的低功耗便成为集成电路芯片设计发展的重要指标之一。功耗的高低直接影响芯片的温度，从而影响芯片设计的封装成本，也决定了该芯片的可靠性。
　　设计主要针对一款 DSP（Digital Signal Processor）芯片的低功耗进行研究，目的是为了在保证性能最优的情况下，实现低功耗的要求。为了实现芯片对功耗的设计要求，主要对时钟系统的锁相环及后端物理设计进行研究。首先对低功耗的研究背景及现状进行了相关阐述，然后讲述了其设计流程以及设计要点。其次，对CMOS集成电路功耗的来源及降低功耗的方法进行了具体的分析，主要包含动态功耗、静态功耗，同时介绍了不同设计层级进行功耗分析的策略。接着，描述了PLL的具体电路设计，通过公共电路复用技术、合理减小电路电流及优化基准产生电路等措施，有效降低了 PLL的功耗；设计的创新型电荷泵有效避免了沟道电荷注入效应和时钟馈通效应的影响，提高了电荷泵的精度及稳定性，从而降低了整体电路的噪声；在基本电荷泵锁相环的基础结构上新增了一个时钟预分频器，实现了 PLL的更多阶分频以及小数分频；最终实现了时钟系统低功耗和高精度的设计要求。最后，在满足设计约束条件等要求的前提下，在芯片的后端物理设计中重点介绍了布局布线的具体设计。
　　基于GSMC180nm工艺，在1.8V电源电压下，打开所有外设时钟且关闭所有I/O， DSP芯片运行在150MHz时钟频率的条件下实际测得的芯片功耗为49.239mw，符合项目对低功耗的设计要求（功耗典型值60mw）。

目录

声明

第1章 绪论

1.1 课题研究背景

1.2 低功耗技术的研究现状

1.3 DSP芯片物理设计要点简介

1.4 论文的组织结构

第2章 CMOS逻辑集成电路的功耗分析

2.1 功耗组成

2.2 芯片功耗估计和分析流程

2.3 系统级功耗分析

2.4 算法级功耗估计和分析

2.5 RTL功耗宏建模和分析

2.6 芯片功耗优化策略

2. 7 本章小结

第3章 低功耗锁相环的设计

3.1 PLL的功能简介及指标要求

3.2锁相环的整体设计分析

3.3锁相环各模块的具体电路设计

3.4 PLL的版图设计

3.5本章小结

第4章 芯片的后端物理实现

4.1 RTL代码逻辑综合

4.2 Encounter布局布线

4.3 本章小结

第5章 功耗优化及仿真结果

5.1 设计功耗分析

5.2 PLL整体电路与各模块电路的仿真验证结果

5.3 本章小结

总结和展望

参考文献

致谢

附录 DC综合代码文件