鉴相器

摘要： 针对高功率微波辐射场相位测量中使用高速示波器而造成成本高的问题,提出了一种结构简单、成本较低且可测量辐射场相位的无源脉冲鉴相器。该鉴相器由1个I/Q混频器模块和2个同型号的低通滤波器模块组成,I/Q混频器模块内部包含了1个0°功分器、1个90°功分器和2个乘法器。两路被测信号经过I/Q混频器后分别进入两个低通滤波器,经低通滤波器滤除高频信号后输出相对应的脉冲信号;测量输出脉冲信号的幅度,将幅度比进行反正切运算即可计算出被测信号之间的相位差。由于所用的混频器模块和低通滤波模块是普通的国产微波元件,因此该鉴相器的成本远远低于高速示波器。在改变射频端被测信号相位的情况下,用该鉴相器对两路被测信号的相位差进行了测试,结果表明:鉴相器测量出的相位差与两路被测信号的实际相位差呈现出斜率接近于1的线性关系;鉴相器的本振端和射频端的动态范围分别不小于5 dB和27 dB。使用该鉴相器对一个标准20 dB角锥喇叭的辐射场相位分布以及相心位置进行了测量,结果表明:在方位角小于20°的情况下,辐射场相位分布以及相心位置测试结果与仿真结果一致,误差小于10%。该鉴相器在做好电磁屏蔽的前提下,适用于高功率微波辐射场相位测量。

摘要： 芯片间数据传输速率的不断提高,导致系统对时钟信号的要求越来越高.延迟锁相环在各种高速通信系统中提供多相位时钟,其相位精度直接影响到数据的误比特率.然而,因鉴相器器件失配引起的相位误差问题在时钟频率提高的同时愈发明显.针对一种基于OTA的延迟锁相环电路鉴相器失配问题,提出了一种环路自校准方案,同时给出校准电路的Verilog-A行为级模型.当鉴相器中两个或门电路之间存在失配误差时,将会在OTA输入端以失调电压的形式引起输出相位偏移;校准电路能够对该失调电压实现检测与计算,并补偿至环路中,使得理想反馈时钟条件下,OTA输入端电压保持相同,压控延迟线延时不再改变,最终能够有效减小因鉴相器失配引起的输出时钟相位误差.基于TSMC 40nm CMOS工艺完成了4相DLL电路的设计,其工作频率范围能够达到10 GHz~12 GHz;联合校准电路模型,通过电路-模型混合仿真结果显示:校准前后,输出时钟相位误差均方值从300fs降低至30fs.

摘要： 随着5G高精度信息化普及,通信波段信息传导精确性成为广泛研究讨论的热点问题.电力行业为搭建高精度信息网络,开始逐渐重视通信信息网络,并逐步展开专项研究.从稳定通信基线恢复出发,通过搭载COSTAS环建模来提高载波通信恢复稳定性,提高供电网络的高精准度信息传送,并解决信息在电力通信通道传输过程中易受到空间介质干扰问题.同时,对传统COSTAS环进行改进,大大简化了COSTAS环结构,在保持稳定性的同时,提升了算法计算效率及可靠性.最后,为验证改进COSTAS环稳定性,通过Simulate建模对算法进行验证,结果证明该方法在载波恢复方面具有较强的抗误码效能,能很好提升低压电力载波的抗滋扰能力.

摘要： 为了实现锁相环的快速锁定和稳定的带宽调节,提出了一种采用快速锁定辅助鉴别鉴相器锁相环的频率合成器.首先,通过对传统锁相环中的鉴相器的线性与非线性特性分析,设计了一种新的非线性特性鉴相器;然后,在此基础上实现了构成PLL频率合成器的辅助鉴别鉴相器,并给出了PLL频率合成器的各模块电路实现.实验结果表明,提出的PLL频率合成器不但能够减少PLL的捕捉时间,提高开关速度,而且能有效地保持噪声带宽.在100 kHz偏移时的输出相位噪声为-91 dBc/Hz,峰-峰值抖动为110 ps,实测芯片尺寸为30 mm×2 mm,功耗为100 mW.

摘要： 本文对数字微波锁相式固态源的组成和原理进行了分析,固态源是微波设备中的关键器件之一。

摘要： 论述瞬时测频接收机中由于噪声引起的虚假频率问题,着重介绍基于IQ模值的噪声识别技术.通过仿真和试验验证鉴相器输出的IQ模值对信号和纯噪声的响应特性差别,通过IQ模值可以识别信号和纯噪声,从而剔除由于纯噪声产生的虚假频率.基于该技术改进现有的测频流程.新的测频流程可以很好地解决由纯噪声引起的虚假频率问题,提高输出频率码的置信度.

摘要： 电网同步锁相技术是分布式发电系统并网运行的关键技术.针对传统单相自然坐标系锁相环(PLL)存在倍频谐波及同步坐标系锁相环存在构造虚拟正交信号且无法完全抑制电网谐波的问题,本文提出一种无需生成虚拟正交信号的单相锁相环方法.所提方法在传统自然坐标系锁相环的基础上嵌入级联式控制结构,由于该结构对应的开环系统会在鉴相器输出的各次谐波处产生谐振尖峰,所以相应谐波会在闭环控制作用下被完全滤除,从而该锁相环能提取出更为纯净的频率和相位信息.最后,在不同电网条件下对所提方法进行测试,结果验证了该方法的正确性和优越性.

摘要： 目前,世界上有着大量的短波发射机,其中最为先进的就是TSW2500型500kW短波发射机,该发射机系统在进行自动调谐时,对计算机技术和数字信号处理技术进行了应用,不仅更加便于操作,并且有着较高的自动化程度.该自动协调系统所应用的两套鉴相器具有相同的型号,分别用于细协调高前级和高末级.鉴相器属于相位比较器中的一种,其在将所输入的两个信号转变为电压时,对其相位进行了改变.本文以TSW2500型500kW短波发射机为基础,从原理及其维护方面对其所应用的鉴相器及进行了研究分析,以供参考.

摘要： 基于模拟电路的鉴相器虽然响应速度快,但是很难达到较高的精度,并且开发周期长不易优化.为了可以实时检测MEMS器件谐振时微小的相位变化,提出一种基于FPGA的高精度鉴相器.该鉴相器主要是由数字混频器、FIR数字滤波器、DDS信号发生器以及模数转换电路组成.鉴相方法是通过将被测信号与一同频、相位可调、且初始相位为90°的参考信号混频,并通过高阶FIR滤波器提取与相位有关的差频信号,调节参考信号相位使得此差频信号趋近于0,则此参考信号的相位调节量即为被测信号的相位.鉴相器的时钟频率为100 MHz,鉴相精度可以达到0.000 1°.工作频率灵活可调,并且应用于锁相环中时,可以很方便地与MEMS器件的驱动电路兼容.

摘要： 本文对150kW发射机中使用的鉴相器的原理进行了分析，对一些故障实例的分析和处理进行了介绍，并指出了在使用方法、维护和故障处理中需要注意的问题。

摘要： 在双环结构的CDR电路中,鉴频和鉴相器是必不可少的,本文在分析了传统Hogge结构鉴相器优缺点的基础上,提出了一种改进型鉴相器电路,模拟结果显示新电路具有低的相位偏置和宽线性相位误差特性,能鉴别最小相位差达到1ps;在参考文献[3]的结构下,本文设计实现了一种具有自动调频功能的鉴频器电路,在输入2.5GHz任意不归零(NRZ)数据下,最小鉴别频差小于1MHz,鉴频范围达到±30%.

摘要： 为了满足瞬时测频(Instantaneous Frequency Measurement,IFM)接收机对频段和精度越来越高的要求,该文利用Ansoft微波仿真软件Designer和HFSS协同仿真,设计了用于X波段的宽带器件和微波鉴相器,并制作出了实物模块.测试结果表明,该鉴相器在整个频段内性能良好,符合工程应用的要求。

摘要： 本设计基于HMC830的应用，设计了一款频率源，为某机载雷达提供一路低相噪、低杂散的本振信号。该频率源采用Hittite公司的鉴相器HMC830LP6G,通过锁相产生1GHz信号,杂散抑制≥70dBc、相噪达到-116dBc/Hz@1kHz.由于鉴相器内部集成VCO,所有器件布局在50×20mm的范围内,大大减少了电路板的面积,提高了设计的集成度,实现了小型化.

摘要： 运用数字锁相频率合成的思想,以ADI公司生产的数字分频器和鉴相器ADF4113为核心,设计了可控的本振源.在STC89C52单片机的控制下得到了一个稳定的2097MHz的频率源.本文中重点阐述了系统的硬件实现,包括系统设计方案、主要电路单元.并对电路和控制程序进行了详细分析.

摘要： 对紧缩场中单脉冲雷达的目标角闪烁测量技术进行了研究,完成了单脉冲天线角闪烁测量理论推导,提出了单脉冲天线鉴相器工作斜率的标定方法,论述了关键参数的确定方法。最后完成了某飞机模型的角闪烁测量,分析了测量结果,证明了文中方法的正确性和可行性。

摘要： 针利用伪随机码良好的自相关特性,将两路伪码进行相关得到相关值,通过对相关值的计算得到高分辨率的相位差信息.因此,伪随机码可以用于时延的高精度测量。本文在数字可驯钟系统的鉴相器设计中,利用伪码的自相关特性来测量时延,得到了较好的测量结果,并给出了伪码产生器的FPGA实现.

摘要： 分析了锁相环路的基本原理及实现过程,研究了数字锁相环的设计方法,具体对鉴相器和环路滤波器进行了改进,提出一种基于QuartusⅡ软件和FPGA器件完成的设计实例,仿真结果表明该锁相环设计方法的正确性和可行性。

摘要： 本文描述了C波段低相噪、低杂散、锁相跳频源模块的方案设计和工程实现。本方案采用了双环及环内混频的方法,并使用了低底噪鉴相器,实现低相噪和低杂散指标。文中给出了设计过程,样品及测试结果,并结合实际说明了工程设计中的关键问题。

摘要： 锁相环(Phase-Locked Loop, PLL)作为一种标准器件,在精密仪器量测、电工计量等技术领域获得了广泛应用,以实现对信号频率及相位的同步跟踪。但人们对其赖以应用的前提条件注意不够,导致含有锁相环的系统性能往往达不到预想的设计要求。 本文在分析锁相环工作原理的基础上,利用传递函数法建立了锁相环跟踪误差的二阶等效模型,并对锁相环的动态频相跟踪特性进行了理论分析。利用MATLAB构建了锁相环的仿真模型,针对输入信号中发生频率和相位突变、谐波畸变以及频率连续瞬变等多种情形,开展了仿真研究。 理论分析与仿真结果表明,锁相环具有与二阶控制系统类似的特征,必然存在着响应时间、超调、偏差等现象,并不能实现对任意信号的锁定。对于恒频信号或信号发生单纯的相位变化,锁相环一般能够锁定原始信号;对于频率发生跃变的信号,倘频率变化超出允许阀值,则锁相环达不到锁定状态;对于某些频率瞬变信号,锁相环一般难以准确锁相,也不能正常跟踪信号频率的快速变化,还可能出现不稳定状态。锁相环的过渡时间取决于输入信号的类型和特性,有时甚至需要十几个信号周期才能达到锁定状态,不太适用于对实时性要求很高的某些电气测量与控制领域。本文研究结果为锁相环的应用条件确定、外围参数设计以及性能改进提供了参考依据。

摘要： 本发明公开了分样鉴相器电路和分样bang bang鉴相器的方法。一种用于分样鉴相器电路的系统和方法包括bang bang鉴相器(BBPD)，连接至BBPD的UP输出端的UP滚动计数器，以及连接至BBPD的DOWN输出端的DOWN滚动计数器。电荷泵连接至UP滚动计数器和DOWN滚动计数器，并被配置成接收来自UP滚动计数器的分样UP信号和来自DOWN滚动计数器的分样DOWN信号。电荷泵被进一步配置成根据接收到的分样UP信号和分样DOWN信号而提供控制电压。

摘要： 本发明涉及集成电路，公开了一种鉴频鉴相器及鉴频鉴相器的工作方法。本发明中，利用第二级触发器中的第三触发器存储因第一触发器的复位而丢失的参考源信号的边沿信息，控制第二触发器的复位；利用第二级触发器中的第四触发器存储因第二触发器的复位而丢失的分频器的反馈输出信号的边沿信息，控制第一触发器的复位。第三触发器的复位受分频器的反馈输出信号的上升沿控制；第四触发器的复位受参考源信号的上升沿控制。解决了传统鉴频鉴相器中存在的周期性滑落和边沿丢失的问题，大大地缩短了锁相环的锁定时间。

摘要： 本发明实施例公开了一种鉴相器实现电路和鉴相器时钟产生方法，涉及通信技术领域，通过较简单的处理过程生成与业务时钟相适合的鉴相器时钟。所述鉴相器时钟产生方法包括：速率比较器将业务数据写入缓存的速率和鉴相器从缓存中读取业务数据的速率进行比较，确定业务数据对应的业务时钟的频偏绝对值和速率，根据比较结果向图案生成器发出指示，图案生成器根据指示生成快速时钟缺口图案或慢速时钟缺口图案；变频器根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的时钟进行变频，采用变频后的鉴相器的时钟从缓存中读取下一个业务数据。主要用于鉴相器时钟的生成。

摘要： 本发明提供了一种双边鉴频鉴相器及采用该鉴频鉴相器的锁相环。双边鉴频鉴相器，包括上升边鉴频鉴相逻辑模块，还包括下降边鉴频鉴相逻辑模块，下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器上下半电路的鉴频鉴相逻辑模块—双边鉴频鉴相逻辑模块，双边鉴频鉴相逻辑模块输出端与输出逻辑模块相连，输出逻辑模块将上半电路双边鉴频鉴相逻辑模块和下半电路双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作，使得在输入信号的上升边和下降边都产生正比于两输入信号相差的输出信号(up/dn)。本发明的双边鉴频鉴相器鉴频鉴相速度快、增益高、减少相位误差累积、功耗小、电路结构简单，锁相环收敛速度快、稳态相差小、功耗小。

摘要： 本发明公开了分样鉴相器电路和分样bang bang鉴相器的方法。一种用于分样鉴相器电路的系统和方法包括bang bang鉴相器(BBPD)，连接至BBPD的UP输出端的UP滚动计数器，以及连接至BBPD的DOWN输出端的DOWN滚动计数器。电荷泵连接至UP滚动计数器和DOWN滚动计数器，并被配置成接收来自UP滚动计数器的分样UP信号和来自DOWN滚动计数器的分样DOWN信号。电荷泵被进一步配置成根据接收到的分样UP信号和分样DOWN信号而提供控制电压。

摘要： 本发明实施例公开了一种鉴相器实现电路和鉴相器时钟产生方法，涉及通信技术领域，通过较简单的处理过程生成与业务时钟相适合的鉴相器时钟。所述鉴相器时钟产生方法包括：速率比较器将业务数据写入缓存的速率和鉴相器从缓存中读取业务数据的速率进行比较，确定业务数据对应的业务时钟的频偏绝对值和速率，根据比较结果向图案生成器发出指示，图案生成器根据指示生成快速时钟缺口图案或慢速时钟缺口图案；变频器根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的时钟进行变频，采用变频后的鉴相器的时钟从缓存中读取下一个业务数据。主要用于鉴相器时钟的生成。

摘要： 本发明涉及集成电路，公开了一种鉴频鉴相器及鉴频鉴相器的工作方法。本发明中，利用第二级触发器中的第三触发器存储因第一触发器的复位而丢失的参考源信号的边沿信息，控制第二触发器的复位；利用第二级触发器中的第四触发器存储因第二触发器的复位而丢失的分频器的反馈输出信号的边沿信息，控制第一触发器的复位。第三触发器的复位受分频器的反馈输出信号的上升沿控制；第四触发器的复位受参考源信号的上升沿控制。解决了传统鉴频鉴相器中存在的周期性滑落和边沿丢失的问题，大大地缩短了锁相环的锁定时间。

摘要： 本发明揭示了一种鉴频鉴相器及其鉴频鉴相方法，在反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。本发明的鉴频鉴相器当PLL在锁定时，鉴频鉴相器工作在线性区；因此，本发明可以改善PLL的带内相位噪声和杂散。

摘要： 本发明提供了一种双边鉴频鉴相器及采用该鉴频鉴相器的锁相环。双边鉴频鉴相器，包括上升边鉴频鉴相逻辑模块，还包括下降边鉴频鉴相逻辑模块，下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器上下半电路的鉴频鉴相逻辑模块一双边鉴频鉴相逻辑模块，双边鉴频鉴相逻辑模块输出端与输出逻辑模块相连，输出逻辑模块将上半电路双边鉴频鉴相逻辑模块和下半电路双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作，使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。本发明的双边鉴频鉴相器鉴频鉴相速度快、增益高、减少相位误差累积、功耗小、电路结构简单，锁相环收敛速度快、稳态相差小、功耗小。

摘要： 本申请涉及一种时序鉴频鉴相方法、电路和鉴相器。所述方法包括：在检测到参考信号出现上升沿的情况下，输出第一控制信号；第一控制信号用于指示第一上开关进入闭合状态；在第二上开关两端的电压稳定的情况下，基于第一控制信号，输出第二控制信号；第二控制信号用于指示第二上开关进入闭合状态。采用本方法能够降低电荷泵的功耗并提高电荷泵的能效。